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1、集成電路設(shè)計(jì)導(dǎo)論,云南大學(xué)信息學(xué)院電子工程系,梁竹關(guān),第一部分 理論課 第一章 緒言 1．1 集成電路的發(fā)展 1．2 集成電路分類 1．3 集成電路設(shè)計(jì) 第二章 MOS晶體管 2．1 MOS晶體管結(jié)構(gòu) 2．2 MOS晶體管工作原理 2．3 MOS晶體管的電流電壓關(guān)系 2．4 MOS晶體管主要特性參數(shù) 2．5 MOS晶體管的SPICE模型 第三章 MOS管反相器 3．1 引言 3．2 NMOS管反相器 3．3 CMOS反相器 3．4 動(dòng)態(tài)反相器 3．5 延遲 3．6 功耗,第四章 半導(dǎo)體集成電路基本加工工藝與設(shè)計(jì)規(guī)則 4.1 引言 4.2 集成電路基本加工工藝

2、4.3 CMOS工藝流程 4.4 設(shè)計(jì)規(guī)則 4.5 CMOS反相器的閂鎖效應(yīng) 4.6 版圖設(shè)計(jì) 第五章 MOS管數(shù)字集成電路基本邏輯單元設(shè)計(jì) 5.1 NMOS管邏輯電路 5.2 靜態(tài)CMOS邏輯電路 5.3 MOS管改進(jìn)型邏輯電路 5.4 MOS管傳輸邏輯電路 5.5 觸發(fā)器 5.6 移位寄存器 5.7 輸入輸出（I/O）單元,第六章 MOS管數(shù)字集成電路子系統(tǒng)設(shè)計(jì) 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存儲(chǔ)器 6.5 PLA 第七章 MOS管模擬集成電路設(shè)計(jì)基礎(chǔ) 7.1 引言 7.2 MOS管模擬集成電路中的基本元器件 7.3 MOS模擬集

3、成電路基本單元 7.4 MOS管模擬集成電路版圖設(shè)計(jì) 第八章 集成電路的測(cè)試與可測(cè)性設(shè)計(jì) 8.1 引言 8.2 模擬集成電路測(cè)試 8.3 數(shù)字集成電路測(cè)試 8.4 數(shù)字集成電路的可測(cè)性測(cè)試,第二部分 實(shí)驗(yàn)課 1、數(shù)字集成電路 （1）不同負(fù)載反相器的仿真比較； （2）靜態(tài)CMOS邏輯門電路仿真分析； （3）設(shè)計(jì)CMOS反相器版圖； （4）設(shè)計(jì)D觸發(fā)器及其版圖； （5）設(shè)計(jì)模16的計(jì)數(shù)器及其版圖（可選）。 2、模擬集成電路 設(shè)計(jì)一個(gè)MOS放大電路（可選） 。,教學(xué)進(jìn)度表,參考文獻(xiàn) [1] 王志功，景為平，孫玲.集成電路設(shè)計(jì)技術(shù)與工具. 南京： 東南大學(xué)出版社

4、，2007年7月（國(guó)家級(jí)規(guī)劃教材）. [2]（美）R.Jacob Baker, Harry W. Li, David E. Boyce. CMOS Circuit Design, Layout and Simulation. 北京： 機(jī)械工業(yè)出版社，2006. [3] 陳中建主譯. CMOS電路設(shè)計(jì)、布局與仿真.北京：機(jī)械工 業(yè)出版社，2006. [4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科學(xué)出版社，2002. [5] 朱正涌. 半導(dǎo)體集成電路. 北京：清華大學(xué)出版社，2001. [6] 王志功，沈永朝.《集成

5、電路設(shè)計(jì)基礎(chǔ)》電子工業(yè)出版 社，2004年5月（21世紀(jì)高等學(xué)校電子信息類教材）.,第七章 MOS管模擬集成電路設(shè)計(jì)基礎(chǔ) 7.1 引言,1、采用數(shù)字系統(tǒng)實(shí)現(xiàn)模擬信號(hào)處理 現(xiàn)實(shí)世界中的各種信號(hào)量通常都是以模擬信號(hào)的形式出現(xiàn)的，設(shè)計(jì)一個(gè)電路系統(tǒng)的基本要求，就是采集與實(shí)現(xiàn)系統(tǒng)功能相關(guān)的模擬信號(hào)，按系統(tǒng)的功能要求對(duì)采集的信號(hào)進(jìn)行處理，并輸出需要的信號(hào)（通常也是模擬量）。,2、集成電路的模塊基本上可以分為數(shù)字電路和模擬電路兩類 模擬信號(hào)和數(shù)字信號(hào)的分析處理方法不同，相應(yīng)地，模擬集成電路和數(shù)字集成電路的設(shè)計(jì)分析方法也不同。模擬集成電路要求電路的每一個(gè)組成單元都必須是精確的，其性能與電路設(shè)

6、計(jì)和版圖設(shè)計(jì)的相關(guān)性比數(shù)字集成電路高得多。電路設(shè)計(jì)要考慮到很多相關(guān)因素，例如速度、頻率響應(yīng)、功耗、輸入/輸出擺幅等；對(duì)版圖設(shè)計(jì)從平面布局到各器件幾何圖形的設(shè)計(jì)都十分的“講究”，需要考慮的問(wèn)題往往比數(shù)字集成電路版圖設(shè)計(jì)多得多。,3、模塊設(shè)計(jì) 隨著集成電路規(guī)模和設(shè)計(jì)復(fù)雜度的不斷提高，采用人工或半自動(dòng)設(shè)計(jì)方法必然存在著設(shè)計(jì)效率低、設(shè)計(jì)周期長(zhǎng)的問(wèn)題。并且隨著集成電路規(guī)模的不斷擴(kuò)大，基于晶體管級(jí)的電路仿真變得越來(lái)越困難，尤其是對(duì)于模擬集成電路而言，不僅電路的仿真過(guò)程變長(zhǎng)而且仿真的收斂性也變差。 為了提高設(shè)計(jì)效率、縮短設(shè)計(jì)周期，可以首先將復(fù)雜的電路劃分為若干模塊，各個(gè)設(shè)計(jì)小組按照統(tǒng)一的標(biāo)準(zhǔn)并持設(shè)計(jì)

7、各自的模塊，然后分別完成各個(gè)模塊的晶體管級(jí)電路仿真和版圖驗(yàn)證，最后在此基礎(chǔ)上完成整個(gè)系統(tǒng)的集成。---模塊設(shè)計(jì),7.2.1 模擬集成電路中電阻器----無(wú)源電阻和有源電阻,1. 摻雜半導(dǎo)體電阻 (1)擴(kuò)散電阻 所謂擴(kuò)散電阻是指采用熱擴(kuò)散摻雜的方式構(gòu)造而成的電阻。這是最常用的電阻之一，工藝簡(jiǎn)單且兼容性好，缺點(diǎn)是精度稍差。 (2)離子注入電阻 同樣是摻雜工藝，由于離子注入工藝可以精確地控制摻雜濃度和注入的深度，并且橫向擴(kuò)散小，因此，采用離子注入方式形成的電阻的阻值容易控制，精度較高。,7.2 MOS模擬集成電路中的基本元器件,2. 薄膜電阻 寄生效應(yīng)影響了摻雜電阻的應(yīng)用，所以，除了利用摻雜

8、區(qū)構(gòu)造電阻外，還常常利用薄膜材料制作電阻。主要的薄膜電阻有多晶硅薄膜電阻和合金薄膜電阻。 (1)多晶硅薄膜電阻 摻雜多晶硅薄膜也是一個(gè)很好的電阻材料，由于它是生長(zhǎng)在二氧化硅層之上，因此，不存在對(duì)襯底的漏電問(wèn)題，當(dāng)然也不必考慮它的端頭電位問(wèn)題，因?yàn)樗淮嬖趯?duì)襯底的導(dǎo)通。 多晶硅薄膜電阻仍然存在寄生電容，但其性質(zhì)與pn結(jié)電容不同，它的寄生電容是“多晶硅-氧化層-硅” 電容，單位面積電容的大小由氧化層厚度決定，如果將它們做在場(chǎng)氧化層之上，則可大大地降低分布電容。可以通過(guò)調(diào)整多晶硅的摻雜濃度和多晶硅氧化的方法來(lái)調(diào)整多晶硅電阻的大小。,(2)合金薄膜電阻 合金薄膜電阻是采用一些合金材料沉積在

9、二氧化硅或其他介電材料表面上，通過(guò)光刻形成電阻條。 常用的合金材料有： Ta，方塊電阻： 10~10000Ω/□ ； Ni-Cr，方塊電阻： 40~400Ω/□ ； SnO2，方塊電阻： 80~4000Ω/□ ； CrSiO，方塊電阻： 30~500Ω/□ 。 合金薄膜電阻通過(guò)修正可以使其絕對(duì)值公差達(dá)到1％~0.01％的精度。主要的修正方法有氧化、退火和激光修正。因此，合金薄膜電阻是制造精密匹配電阻的較好方法。下表給出幾種合金薄膜電阻的特性，并與硼擴(kuò)電阻做一比較。,3、有源電阻 所謂有源電阻是指采用晶體管進(jìn)行適當(dāng)?shù)倪B接并使其工作在一定的狀態(tài)，利用它的直流導(dǎo)通電阻和交流電阻作為電路中的電

10、阻元件使用。雙極型晶體管和MOS晶體管均可擔(dān)當(dāng)有源電阻。 以MOS晶體管為例，將MOS晶體管的柵和漏短接，使得導(dǎo)通的MOS晶體管始終工作在飽和區(qū)。,,（a）NMOS管,（b）PMOS管 圖7.2.1 有源電阻,7.2.2 模擬集成電路中的電容器,在模擬集成電路中，電容也是一個(gè)重要的元件。在雙極型模擬集成電路中，集成電容器用作頻率補(bǔ)償以改善電路的頻率特性。在MOS模擬集成電路中，由于在工藝上制造集成電容比較容易，并且容易與MOS器件相匹配，故集成電容器得到較廣泛的應(yīng)用。普通pn結(jié)電容的容量較小，有較大的溫度系數(shù)和寄生效應(yīng)等缺點(diǎn)，故應(yīng)用不多。在雙極型和MOS模擬集成電路中的電容器大多采用MOS

11、結(jié)構(gòu)或其相似結(jié)構(gòu)。由于在MOS工藝中實(shí)現(xiàn)的MOS電容，匹配精度比電阻好，一般約為0.1%~5%，因此在D/A、A/D轉(zhuǎn)換器和開關(guān)電容電路等集成電路中，往往用電容代替電阻網(wǎng)絡(luò)。下表列出了擴(kuò)散電阻、離子注入電阻和MOS電容器的若干性能比較。,元件匹配數(shù)椐比較,1、以N+硅作為下極板的MOS電容器 在MOS模擬集成電路中廣泛使用的MOS電容器結(jié)構(gòu)之一是：以金屬或重?fù)诫s的多晶硅作為電容的上極板，二氧化硅為介質(zhì)，重?fù)诫s擴(kuò)散區(qū)為下極板，如圖7.2.2（a）（b）所示。,（a）金屬做上極板,（b）多晶硅做上極板,圖7.2.2 N+硅做下極板的MOS電容器,2. 以多晶硅作為下極板的MOS電容器 以多

12、晶硅作電容器下極板所構(gòu)造的MOS電容器是無(wú)極性電容器，如下圖所示。這種電容器通常位于場(chǎng)區(qū)，多晶硅下極板與襯底之間的寄生電容比較小。,,,（a）金屬做上極板,（b）多晶硅做上極板,圖7.2.3 多晶硅為下極板的MOS電容器結(jié)構(gòu),在某些電路中，需用較大的電容或?qū)﹄娙萦心承┨厥庖螅瑒t可采用與雙極工藝相容的薄膜技術(shù)制作薄膜電容器，形成一個(gè)平行板式的薄膜電容器。通常制作的方法是：先在硅材料上生長(zhǎng)一層SiO2，然后淀積一層導(dǎo)體作為下電極板，接著再淀積一層介質(zhì)材料，最后覆蓋一層金屬導(dǎo)體作為上電極。,3.薄膜電容器,圖7.2.4 薄膜電容器,7.2.3 模擬集成電路中的場(chǎng)效應(yīng)晶體管,1、場(chǎng)效應(yīng)晶體管的特點(diǎn)

13、（1）場(chǎng)效應(yīng)管是一種電壓控制器件。它的輸入偏流僅為10-10~l0-12A，而且與工作點(diǎn)的設(shè)置無(wú)關(guān)，所以它有很高的輸入阻抗，一般約為1010～l012Ω，這比普通雙極型晶體管的輸入電阻要高幾個(gè)數(shù)量級(jí)。由于MOS管的這一特性，使其在采樣保持和開關(guān)電容等電路中得到廣泛應(yīng)用。 （2）場(chǎng)效應(yīng)管的頻率響應(yīng)比橫向pnp管好得多，它的跨導(dǎo)比一般雙極型晶體管低。因此，在運(yùn)算放大電路的輸入級(jí)及電平位移級(jí)，若采用場(chǎng)效應(yīng)管，則其轉(zhuǎn)換速率及頻率特性均得到改善。,（3）MOS管的集成密度比雙極型器件高得多。例如，具有同樣性能的MOS運(yùn)放所占芯片面積，僅是雙極運(yùn)放的30％～50％。 （4）MOS管的抗輻射能力較強(qiáng)。 （5

14、）用MOS管構(gòu)成的互補(bǔ)電路，要比雙極器件的互補(bǔ)電路更易于配置，結(jié)構(gòu)也簡(jiǎn)單。這是因?yàn)?，用CMOS技術(shù)容易通過(guò)幾何圖形和工藝參數(shù)的控制，制作性能近似相同的p溝和n溝互補(bǔ)電路。而對(duì)于雙極技術(shù)來(lái)說(shuō)，要獲得與npn管特性近似相等的橫向或縱向pnp管，如不用特殊工藝，幾乎是不可能的。,由于場(chǎng)效應(yīng)管的這些特點(diǎn)，使它在模擬集成電路中得到廣泛應(yīng)用。最先得到發(fā)展的是結(jié)型場(chǎng)效應(yīng)管(JFET)與雙極型器件相容工藝(也稱BJFET工藝)的運(yùn)算放大器，接著又發(fā)展了MOS管與雙極型器件相容工藝(也稱Bi-MOS工藝)的運(yùn)算放大器。從70年代中后期廣泛發(fā)展了單片MOS模擬集成電路，特別是全MOS的模--數(shù)轉(zhuǎn)換器與數(shù)--模轉(zhuǎn)換

15、器等。 當(dāng)然，與雙極型晶體管相比，場(chǎng)效應(yīng)管也有它的不足之處。例如，場(chǎng)效應(yīng)管的參數(shù)離散性比雙極型晶體管更大，而且跨導(dǎo)低。因此，場(chǎng)效應(yīng)管差分放大器的失調(diào)電壓比雙極晶體管的大得多。MOS器件對(duì)的高輸入失調(diào)電壓，部分原因是在相同射極電流情況下，MOS管的跨導(dǎo)比雙極型晶體管低，一般低5~50倍，而且同偏置條件有關(guān)。,此外，MOS管的噪聲也比雙極型器件的大。MOS管的噪聲主要由兩部分組成：熱噪聲和閃爍噪聲。熱噪聲由有限的溝道電阻產(chǎn)生，增大gm可以降低熱噪聲的影響。閃爍噪聲由硅和SiO2之間的界面態(tài)產(chǎn)生，增大MOS管的溝道面積可以有效的降低閃爍噪聲。閃爍噪聲的等效電壓正比于1/f，所以頻率越低，噪聲的影

16、響越大。通常在低頻時(shí)，MOS管的 1/f 噪聲要比熱噪聲大得多，這也是MOS模擬集成電路的一個(gè)主要缺點(diǎn)。,2、MOS管的小信號(hào)模型,,圖7.2.5 MOS管的小信號(hào)模型,在VLSI中的模擬集成電路單元主要用于處理信號(hào)鏈中的連續(xù)小信號(hào)，即所謂的模擬信號(hào)。模擬集成電路的設(shè)計(jì)較之?dāng)?shù)字邏輯的設(shè)計(jì)是比較困難的，要求電路的每一個(gè)組成單元必須是精確的。在VLSI技術(shù)中所設(shè)計(jì)和應(yīng)用的模擬集成電路應(yīng)與主流技術(shù)相融合，應(yīng)以MOS模擬集成電路為主要的設(shè)計(jì)對(duì)象。,7.3 MOS模擬集成電路基本單元,模擬集成電路中的基本偏置包括電流偏置和電壓偏置。電流偏置提供了電路中相關(guān)支路的靜態(tài)工作電流，電壓偏置則提供了相關(guān)節(jié)點(diǎn)與地

17、之間的靜態(tài)工作電壓。各偏置的作用是使MOS晶體管及其電路處于正常的工作狀態(tài)。在通常情況下，大部分的MOS模擬集成電路中的MOS晶體管，不論是工作管，還是負(fù)載管都工作在飽和區(qū) 。,7.3.1 基本偏置電路,1、電流偏置電路 在模擬集成電路中，電流偏置電路的基本形式是電流 鏡。所謂的電流鏡是由兩個(gè) 或多個(gè)并聯(lián)的相關(guān)電流 支路組成，各支路的電 流依據(jù)一定的器件比例 關(guān)系而成比例。 1) NMOS基本電流鏡 NMOS基本電流鏡 由兩個(gè)NMOS晶體管組 成，如圖7.3.1所示。,圖7.3.1 NMOS基本電流鏡,2) NMOS威爾遜電流鏡 NMOS基本電流鏡因?yàn)闇系篱L(zhǎng)度調(diào)制效應(yīng)的作用，交流輸出

18、電阻變小。從電路理論可知，采用電流串聯(lián)負(fù)反饋也可以提高電路的輸出電阻。 威爾遜電流鏡正是 這樣的結(jié)構(gòu)。 NMOS威爾遜電流 鏡的電路如右圖所示。 提高輸出電阻的基本 原理是在M1的源極接 有M2而形成的電流 串聯(lián)負(fù)反饋。,圖7.3.2 NMOS威爾遜電流鏡,M2在電路中相當(dāng)于一個(gè)串聯(lián)電阻(有源電阻)，構(gòu)成電流串聯(lián)負(fù)反饋。M3的漏節(jié)點(diǎn)提供了M1的偏置電壓，如果因?yàn)槟撤N原因使輸出電流Io增加，這個(gè)增加了的電流同時(shí)也將導(dǎo)致M2的VGS2增加，使得M1的柵源電壓VGS1減小，從而使電流減小。反之，如果某種原因使Io減小，同樣也會(huì)因M2的作用阻止電流變小。正是因?yàn)镸2的電流串聯(lián)負(fù)反饋的

19、作用，使Io趨于恒流，提高了交流輸出電阻。,在這個(gè)結(jié)構(gòu)中，如果M1利M2的寬長(zhǎng)比相同(其他的器件參數(shù)也相同)，因?yàn)樵谄渲辛鬟^(guò)的電流相同，則它們的VGS必然相同，使M3的VGS3=2VGS2，而M2的VDS2=VGS2。M1、 M2的這種VDS上的差異也將導(dǎo)致參考電流與輸出電流的誤差，這時(shí)的參考電流將大于輸出電流。如果M1的寬長(zhǎng)比大于M2的寬長(zhǎng)比，根據(jù)薩氏方程，在相同的電流條件下，導(dǎo)電因子K大則所需的VGS就比較小。VGS1的減小使得M3的VDS3減小，縮小了M2和M1的VDS差別，可以使誤差減小。但即使M1的寬長(zhǎng)比再大，也不可能使VDS3=VDS2，所以，若要消除誤差必須在M3的漏極上串接一個(gè)

20、電阻消耗掉多余的電壓，使VDS3=VDS2。,右圖所示的是威爾電流 鏡的改進(jìn)結(jié)構(gòu)。由M4構(gòu)成的 有源電阻“消耗”了一個(gè)VGS， 使M2、M3的源漏電壓相等。 如果M1和M2的寬長(zhǎng)比相同， 從M1、M2的柵極到M2、M3 的源極的壓差為2VGS2，如果 M2、M3相同，則M4的柵源 電壓就為VGS2，使M3管的源 漏電壓和M2的源漏電壓相 同，都為VGS2。這樣的改進(jìn) 使參考支路和輸出支路電流 以一個(gè)幾乎不變的比例存在。,圖6-3-9,NMOS電流鏡所能提供的電流偏置通常情況下是灌電流，即電流是流入漏極的情況。如果需要的是拉電流，則可采用PMOS電流鏡。 3) PMOS電流鏡 PMOS電流鏡的

21、結(jié)構(gòu)與工作原理與NMOS結(jié)構(gòu)相同。下圖給出了PMOS的基本電流鏡(a) 、威爾遜電流鏡(b)和改進(jìn)型的威爾遜電流鏡(c) 。,圖6-3-10 PMOS電流鏡,4) 參考支路電流Ir 形成參考支路的電流的基本原理很簡(jiǎn)單，只要能夠形成對(duì)電源(NMOS電流鏡)或?qū)?PMOS電流鏡)的通路即可。 (1)簡(jiǎn)單的電阻負(fù)載參考支路,圖6-3-11,(2)有源負(fù)載的參考支路,圖6-3-12,圖6-3-13,(3)自給基準(zhǔn)電流的結(jié)構(gòu) 如果在電流鏡中的 參考電流就是一個(gè)恒流 (如右圖所示) 那么， 整個(gè)電路中的相關(guān)支路 電流就獲得了穩(wěn)定不變 的基礎(chǔ)。,圖6-3-14,右圖給出了一種自給基準(zhǔn)電流的結(jié)構(gòu)形式。M1

22、、M2、M3組成了一個(gè)兩輸出支路的NMOS電流鏡，M4、M5和M6組成了兩輸出支路的PMOS電流鏡。M7、M8和R所構(gòu)成的“啟動(dòng)”電路 。,圖6-3-15,2、電壓偏置電路 前面雖然尚未介紹電壓偏置電路，但實(shí)際上在上一段已經(jīng)用到了電壓偏置，例如，電流鏡中VGS1和有源負(fù)載的偏置電壓VB。在這一部分將重點(diǎn)介紹各種電壓偏置電路的設(shè)計(jì)。 在模擬集成電路中的電壓偏置分為兩種類型：通用電壓偏置電路和基準(zhǔn)電壓電路。通用電壓偏置電路用于對(duì)電路中一些精度要求較低的電路節(jié)點(diǎn)施以電壓控制；基準(zhǔn)電壓電路則是作為電壓參考點(diǎn)對(duì)電路的某些節(jié)點(diǎn)施以控制。,（1） 通用電壓源 通用電壓源是一些簡(jiǎn)單的電路，它按電路要求產(chǎn)

23、生直流電壓，并控制相關(guān)器件的工作狀態(tài)，一般沒(méi)有特殊要求。 最簡(jiǎn)單的電壓源是分壓電路，它的輸出既可以是單點(diǎn)的，也可以是多點(diǎn)的。在電子線路中常采用電阻分壓電路作為電壓偏置的發(fā)生電路，在模擬集成電路中則常采用有源電阻作為分壓電路的基本單元。圖6-3-15給出了全NMOS的分壓器電路圖(a)和CMOS的分壓器電路圖(b)。,圖(a)，V1=VGS1，V2=VGS1+VGS2；圖(b)是一個(gè)CMOS的分壓器結(jié)構(gòu)，它的分壓原理與NMOS并沒(méi)有什么區(qū)別，它的Vo也可以用上式計(jì)算。,圖6-3-15,上面簡(jiǎn)單的分壓電路有一個(gè)共同的缺點(diǎn)，那就是它們的輸出電壓值隨著電源電壓的變化將發(fā)生變化。究其原因是因?yàn)殡娐╇妷?/p>

24、的波動(dòng)直接轉(zhuǎn)變?yōu)镸OS晶體管的VGS的變化。如果電源電壓的波動(dòng)能夠被某個(gè)器件“消化”掉，而不對(duì)擔(dān)當(dāng)電壓輸出的VGS產(chǎn)生影響就可以使輸出電壓不受電源電壓波動(dòng)的影響。 要使VGS不發(fā)生變化，對(duì)于柵漏短接的MOS管必須滿足兩個(gè)條件：一是VGS不能被直接作用，二是MOS晶體管的電流不能發(fā)生變化。,利用穩(wěn)壓管的輸出特性同樣可以得到穩(wěn)定的輸出電壓。穩(wěn)壓管的符號(hào)和伏-安特性如下圖所示。,圖6-3-16,在MOS模擬集成電路中的穩(wěn)壓管可以采用pn+結(jié)構(gòu)和p+n+結(jié)構(gòu)制作，其中，pn+結(jié)構(gòu)的穩(wěn)壓值VZ在6.5~7.5V，p+n+結(jié)構(gòu)的穩(wěn)壓值VZ在4.5V左右。從穩(wěn)壓管的輸出特性曲線可以看出，當(dāng)電流在一定的范圍

25、內(nèi)波動(dòng)時(shí)，它的輸出電壓變化很小。從這一點(diǎn)我們又得到了一個(gè)器件的電阻特性：穩(wěn)壓管具有直流電阻大于交流電阻的特性。當(dāng)然，當(dāng)穩(wěn)壓管正向運(yùn)用的時(shí)候，它就是一個(gè)普通的二極管，它的正向特性也表現(xiàn)為直流電阻大于交流電阻。,利用穩(wěn)壓管構(gòu)造電壓偏置電路的基本結(jié)構(gòu)非常簡(jiǎn)單，下圖給出了電阻和穩(wěn)壓管串聯(lián)的電路結(jié)構(gòu)和采用有源負(fù)載結(jié)構(gòu)的電路形式。,圖6-3-17,（2）基準(zhǔn)電壓源 理想的基準(zhǔn)電壓源，要求它不僅有精確穩(wěn)定的電壓輸出值，而且具有低的溫度系數(shù)。溫度系數(shù)是指輸出電參量隨溫度的變化量，溫度系數(shù)可以是正的。 要使輸出電參量的溫度系數(shù)小，自然會(huì)想到利用具有正溫度系數(shù)的器件和具有負(fù)溫度系數(shù)的器件適當(dāng)?shù)亟M合，實(shí)現(xiàn)溫度補(bǔ)

26、償，得到低溫度系數(shù)甚至零溫度系數(shù)的電路結(jié)構(gòu)。 但遺憾的是，在MOS電路的情況下，器件的選擇有限，而且基本器件參數(shù)與工藝參數(shù)和溫度參數(shù)有強(qiáng)烈的依從關(guān)系，使溫度補(bǔ)償較之雙極型電路更困難。在實(shí)踐中已設(shè)計(jì)出全MOS的電壓基準(zhǔn)電路。,E/DNMOS基準(zhǔn)電壓源 增強(qiáng)型和耗盡型MOS晶體管的閾值電壓有非常類似的負(fù)溫度系數(shù)，因此，它們的電壓差對(duì)溫度的變化不敏感，可以利用這個(gè)特點(diǎn)制造溫度穩(wěn)定的電壓基準(zhǔn)。 圖6-3-18所示的是以耗盡型/增強(qiáng)型閾值電壓差為基礎(chǔ)的電壓基準(zhǔn)電路的原理圖。假設(shè)電路中的增強(qiáng)型NMOS管M1的閾值電壓為VTNE，耗盡型NMOS管M2的閾值電壓為VTND，并假定R1、R2相匹配。作為M

27、1、M2的負(fù)載。A是一高增益放大器，構(gòu)成負(fù)反饋工作方式。M1、M2的柵源電壓之差作為基準(zhǔn)輸出電壓，即VREF=A(VD1-VD2)=VGSE-VGSD。,圖6-3-18,在工作過(guò)程中，若某種原因引起VD1上升，這將引起VREF上升，并因此使IDE上升，迫使VD1下降，保證VRFE的穩(wěn)定。 VREF的溫度系數(shù)決定于3個(gè)因素：M1、M2的閾值電壓之差的溫度系數(shù)；M1、M2的漏極電流ID的溫度系數(shù)；溝道電子遷移率的溫度系數(shù)。 近似計(jì)算的結(jié)果表明：在低溫范圍，影響溫度 穩(wěn)定性的主要因素是遷移率的溫度系數(shù)，這時(shí)VRFE的溫度系數(shù)是正的；在高溫范圍內(nèi)，影響VRFE的溫度穩(wěn)定性的主要因素是閾值電壓差的溫

28、度系數(shù)，VRFE的溫度系數(shù)是負(fù)的；在室溫附近，VRFE的溫度系數(shù)比較小。,工作在亞閾值區(qū)的CMOS基準(zhǔn)電壓源 當(dāng)MOS器件在極小電流下工作時(shí)，柵極下方呈現(xiàn)的溝道相當(dāng)薄，并且包含的自由載流子非常少。器件的這一工作區(qū)域被稱為弱反型或亞閾值區(qū)。工作在亞閾值區(qū)的NMOS晶體管，當(dāng)漏源電壓大于幾個(gè)熱電勢(shì)Vt(=kT/q)時(shí)，具有正溫度系數(shù)，約為+1500ppm／C。利用MOS器件在亞閾值區(qū)的電流、電壓的指數(shù)關(guān)系，采用圖6-3-19(a)所示的結(jié)構(gòu)，我們可以得到具有正溫度系數(shù)的ΔV這是一個(gè)正溫漂源，如果有一個(gè)負(fù)溫源與它相抵消，則可以得到低溫漂的電壓基準(zhǔn)。,圖 (b)給出了一個(gè)電路結(jié)構(gòu)，這里的負(fù)溫漂源是V

29、BE，VBE的溫度系數(shù)為-2mV／C。圖中連接成二極管結(jié)構(gòu)的NPN晶體管是由CMOS結(jié)構(gòu)中的n+摻雜區(qū)(NMOS的源漏摻雜)做發(fā)射區(qū)，p阱為基區(qū)，N型襯底為集電區(qū)的寄生雙極晶體管。,圖6-3-19,7.3.2 放大電路,放大器是模擬集成電路的基本信號(hào)放大單元。在模擬集成電路中的放大電路有多種形式，其基本構(gòu)成包括放大器件(有時(shí)又稱為工作管)和負(fù)載器件。放大電路的設(shè)計(jì)主要有兩個(gè)內(nèi)容：電路的結(jié)構(gòu)設(shè)計(jì)和器件的尺寸設(shè)計(jì)。電路的結(jié)構(gòu)設(shè)計(jì)是根據(jù)功能和性能要求，利用基本的積木單元適當(dāng)?shù)剡B接和組合來(lái)構(gòu)造電路，通過(guò)器件的設(shè)計(jì)實(shí)現(xiàn)所需的性能參數(shù)。這個(gè)過(guò)程可能要經(jīng)過(guò)多次反復(fù)，不斷地修正電路結(jié)構(gòu)和器件參數(shù)，最后獲得符合

30、要求的電路單元。,1、單級(jí)倒相放大器 倒相放大器的基本結(jié)構(gòu)通常是漏輸出的MOS工作管和負(fù)載的串聯(lián)結(jié)構(gòu)。 （1）基本放大電路 下圖給出了6種常用的MOS倒相放大器電路結(jié)構(gòu)。其基本工作管上是NMOS晶體管，各放大器之間的不同主要表現(xiàn)在負(fù)載的不同上，也正是因?yàn)樨?fù)載的不同，導(dǎo)致了其輸出特性上的很大區(qū)別。圖中的輸入信號(hào)VIN中包含了直流偏置和交流小信號(hào)。,圖6-3-20 基本放大器,電阻負(fù)載NMOS放大器 電壓增益AV為： 式中，gm1是 NMOS管M1在 飽和區(qū)的跨 導(dǎo)，ro1是M1 的交流輸出 電阻。,E/ENMOS放大器 電壓增益AVE為： 式中，ro1是M1的輸出電 阻，對(duì)應(yīng)的是M1

31、工作在 飽和區(qū)的交流輸出電阻， ro2是M2的輸出電阻，對(duì) 應(yīng)的是M2工作在飽和區(qū) 時(shí)的源端交流輸出電阻， 它的電阻要遠(yuǎn)小于ro1。,分析M2的工作就可以知道，因?yàn)镸2的柵和漏都是固定電位，M2的源極電位對(duì)應(yīng)放大器的輸出端VOUT，當(dāng)交流輸入信號(hào)使放大器的輸出VOUT上下擺動(dòng)時(shí)，使M2的VGS和VDS同幅度地變化，ΔVGS=ΔVDS，使M2的工作曲線遵循平方律的轉(zhuǎn)移曲線。這里的ro2是從M2源極看進(jìn)去的等效電阻，其阻值遠(yuǎn)比ro1小，因此，ro1//ro2≈ro2。 要提高放大器的電壓增益，就必須增加工作管和負(fù)載管的尺寸的比值。,觀察電路中各器件的工作點(diǎn)可以知道，對(duì)于負(fù)載管M2因?yàn)樗脑礃O和

32、襯底沒(méi)有相連，所以，存在襯底偏置電壓，當(dāng)它的源極電位隨信號(hào)變化而變化時(shí)，M2的VBS也跟著變化，即M2存在襯底偏置效應(yīng)．并且襯偏電壓值是變化的。那么，這個(gè)襯底偏置效應(yīng)又是如何作用于器件的呢? 首先，在直流狀態(tài)下，襯底偏置效應(yīng)使M2的實(shí)際閾值電壓提高，導(dǎo)致它的工作點(diǎn)發(fā)生偏離。在設(shè)計(jì)中應(yīng)注意這種偏離，加以修正。更為嚴(yán)重的是，襯底偏置效應(yīng)導(dǎo)致M1的交流等效電阻發(fā)生變化，而使電壓增益發(fā)生變化。襯底偏置效應(yīng)使放大器的電壓增益不降，這是不希望的。,(3) E/D NMOS放大器 右圖中，因?yàn)楹谋M型NMOS 負(fù)載管M2的柵源短接，所以， 無(wú)論輸出VOUT如何變化，M2的 VGS都保持零值不變。但由于存

33、在襯底偏置效應(yīng)的作用，溝道的 電阻將受它的影響。放大器的交 流電阻將主要由襯底偏置效應(yīng)決 定，E／D NMOS放大器的電壓 增益為：,可以看出，以耗盡型NMOS晶體管作為負(fù)載的NMOS放大器的電壓增益大于以增強(qiáng)型NMOS晶體管做負(fù)載的放大器。但兩者有一個(gè)共同點(diǎn)，那就是：減小襯底偏置效應(yīng)的作用將有利于電壓增益的提高。對(duì)E／D NMOS放大器，如果襯底偏置效應(yīng)的作用減小，則λB將減小，當(dāng)λB趨于零時(shí)，放大器的電壓增益將趨于無(wú)窮大。這是因?yàn)楫?dāng)不考慮襯偏應(yīng)時(shí)，如前所述，M2提供的是恒流源負(fù)載，其理想的交流電阻等于無(wú)窮大。,(4) PMOS負(fù)載放大器 下圖所示的增強(qiáng)型PMOS負(fù)載放大器以CMOS技術(shù)作

34、為技術(shù)基礎(chǔ)。由于PMOS管是襯底和源極短接，這樣的電路結(jié)構(gòu)不存在襯底偏置效應(yīng)。(e)圖電路和(f)圖電路的結(jié)構(gòu)差別在于PMOS晶體管是否接有固定偏置，但也正是因?yàn)檫@一點(diǎn)使它們?cè)谛阅苌袭a(chǎn)生了較大的差別。,（2）基本放大器的改進(jìn) 消除或減小襯偏效應(yīng)影響 之所以產(chǎn)生襯底偏置效應(yīng)是因?yàn)镸OS 器件的源和襯底未連接在一起，使源和襯底間的pn結(jié)反偏所至。消除襯底偏置的一個(gè)最簡(jiǎn)單的方法是將MOS器件的源與襯底短接，但這必須獲得的支持。 如果是全NMOS結(jié)構(gòu)，由于是制作在相同的p-Si襯底之上，所有器件的襯底是連接在一起的，只有源端接地(單電源供電)或最負(fù)(正負(fù)雙電源供電)的NMOS管的源和襯底是相連

35、的，其他的NMOS管都不能夠?qū)崿F(xiàn)源和襯底的短接。,如果是p阱CMOS工藝，可以通過(guò)源和襯底短接消除電路中存在襯底偏置的NMOS管。方法是對(duì)這些NMOS管的每一個(gè)單獨(dú)制作一個(gè)p阱，并將NMOS管的源極和襯底接觸區(qū)相連。對(duì)電路中源極未接正電源的PMOS管，不能夠消除襯底偏置。如果是n阱CMOS工藝，則可以采用單獨(dú)制作n阱的方法消除PMOS管的襯底偏置，對(duì)NMOS管則不行。 除了工藝措施消除器件的襯底偏置的方法外，還可以采用電路結(jié)構(gòu)的設(shè)計(jì)改進(jìn)減小襯底偏置對(duì)放大器性能的影響。,在圖6-3-20(d)所示的E/D NMOS放大器中，由于耗盡型NMOS管的襯偏效應(yīng)使放大器的電壓增益下降。修改這個(gè)電路結(jié)

36、構(gòu)的指導(dǎo)思想是：當(dāng)負(fù)載管的襯底偏置效應(yīng)使負(fù)載管中導(dǎo)電水平下降時(shí)，設(shè)法提高負(fù)載管的VGS值，提高負(fù)載管的導(dǎo)電水平。如果能夠使下降的電流值與提高的電流值相等，則可以抵消襯底偏置的影響。 經(jīng)修改后的電路結(jié)構(gòu) 如右圖所示，用虛線框起 的晶體管組合構(gòu)成電路的 負(fù)載。M3、M4組成的附加 電路用以減小襯偏效應(yīng)的 影響，其中流過(guò)的電流 IX遠(yuǎn)小于工作的正常電流ID。,圖6-3-21,這個(gè)電路的工作原理是：如果不考慮襯底偏置效應(yīng)和溝道長(zhǎng)度調(diào)制效應(yīng)，則當(dāng)放大器的輸出VOUT上下擺動(dòng)時(shí)，由M3的VDS消耗了VOUT的變化量，只要M3仍工作在飽和區(qū)，電流Ix就不會(huì)發(fā)生變化，M4的VGS4保持不變，M2以恒定的V

37、GS2工作，與VGS2=0的情況相似，所不同的僅僅是基本柵源偏置不同。 減小襯偏效應(yīng)影響的工作原理：當(dāng)輸出電壓VOUT向正向擺動(dòng)時(shí)，襯偏效應(yīng)的作用使得M2的電流減小，但同時(shí)襯偏效應(yīng)也使M4的溝道電阻變大，M4所對(duì)應(yīng)的轉(zhuǎn)移特性曲線向右移動(dòng)，如果仍能保持Ix不變，則必然使VGS4增加，從而使M2的柵源電壓增加，并導(dǎo)致M2的電流增加，部分地消除了襯偏效應(yīng)的影響 。,實(shí)際上，同樣的因?yàn)橐r底偏置效應(yīng)的作用，M3的導(dǎo)電水平也將下降，使Ix減小，為保證減小襯偏效應(yīng)影響的效果，在設(shè)計(jì)中應(yīng)使M3的電阻遠(yuǎn)小于M4的電阻，其目的是使襯底偏置效應(yīng)對(duì)M3溝道電阻的影響遠(yuǎn)小于對(duì)M4的影響。 這個(gè)電路的缺點(diǎn)是減小了

38、放大器的動(dòng)態(tài)輸出范圍。 圖中，用虛線框起來(lái)的器件組合部分，可以作為減小耗盡型負(fù)載襯底偏置效應(yīng)影響的了電路，在電路設(shè)計(jì)中應(yīng)用。,CMOS推挽放大器 前面所介紹和討論的放大器都是以單一的MOS管為工作管的結(jié)構(gòu)，用做有源負(fù)載的MOS管的放大能力未被利用。CMOS推挽放大器仍然采用一對(duì)MOS晶體管作為基本單元，如右圖所示，在輸入信號(hào)VIN中包括了直流電壓偏置VGS和交流小信號(hào)vi。,圖6-3-22,因?yàn)閮晒艿臏系啦煌?，?dāng)輸入信號(hào)電壓向正向擺動(dòng)時(shí)，NMOS管的電流增加，PMOS管的電流減小，即兩管的交流電流方向相反，放大器的輸出電流為兩管電流數(shù)值之和。M1的輸出交流電流等于：,2、差分放大

39、器 差分放大器是模擬集成電路的重要單元。為了抑制共模信號(hào)，通常將差分放大器作為模擬集成電路的輸入級(jí)。 共模抑制比是差模電壓增益和共模電壓增益之比。共模抑制比表示差分放大電路抑制共模信號(hào)能力的強(qiáng)弱，共模抑制比越大，表示差分放大器抑制模信號(hào)的能力強(qiáng)。 差模信號(hào)vid=vi1-vi2，共模信號(hào)vic=（vi1+vi2）/2。 （1）基本的MOS差分放大器 電路結(jié)構(gòu) MOS差分放大器的電路結(jié)構(gòu)如圖6-3-23所示。其中，(a)圖給出的是以NMOS晶體管作為差分對(duì)管的電路結(jié)構(gòu)，(b)給出的是以PMOS晶體管為差分對(duì)管的電路結(jié)構(gòu)。電路中的負(fù)載可以是各種形式，通常為有源負(fù)載。M5被偏置在飽和

40、區(qū)，作為另一個(gè)負(fù)載，它提供恒流ISS。,圖6-3-23,MOS差分放大器的負(fù)載形式 MOS差分放大器的負(fù)載與基本放大器的負(fù)載形式有相似之處，主要的差別在于差分放大器的負(fù)載是成對(duì)的結(jié)構(gòu)，與差分對(duì)管一樣，它們也通常是匹配形式，即兩個(gè)負(fù)載器件是同種器件，具有相同的電學(xué)參數(shù)和幾何參數(shù)。差分放大器的負(fù)載通常是有源負(fù)載，對(duì)NMOS差分對(duì)管的差分放大器，其負(fù)載可以是增強(qiáng)型NMOS有源負(fù)載，耗盡型NMOS有源負(fù)載，互補(bǔ)型有源負(fù)載(PMOS恒流源負(fù)載)，以及電流鏡負(fù)載。,圖6-3-24,1)增強(qiáng)型NMOS有源負(fù)載 2)耗盡型NMOS有源負(fù)載 3)PMOS恒流源負(fù)載 4)PMOS電流鏡負(fù)載 前面3種負(fù)載形式的

41、差分放大器的共同問(wèn)題是，如果信號(hào)電壓?jiǎn)味溯敵?，放大器的電壓增益要受到損失。但如果取雙端輸出，則意味著后級(jí)放大器也必須是雙端輸入的放大器。否則，必須在兩級(jí)放大器之間插入雙端轉(zhuǎn)單端的電路。 最后一個(gè)給出了以PMOS電流鏡為負(fù)載的差分放大器的電路形式。由于采用了電流鏡，在差分放大器中就完成了雙端轉(zhuǎn)單端的功能，其特點(diǎn)是采用單端電壓輸出而不損失電壓增益。,7.3.3 源極跟隨器 在前面介紹的各種單級(jí)放大器都是倒相放大器，其共同的特點(diǎn)是在工作管的漏極輸出信號(hào)電壓。與雙極電路中的射極跟隨器一樣，MOS電路也有同相輸出的電路結(jié)構(gòu)，MOS 工作管的源極輸出信號(hào)跟隨輸入信號(hào)。這樣的電路稱為源極跟隨器，具有輸

42、入阻抗高，輸出阻抗低，電壓增益接近于1(小于1)的特點(diǎn)。源極跟隨器電路及其變化形式的電路在MOS模擬集成電路中有廣泛地應(yīng)用。,下圖給出了兩種E／ENMOS源極跟隨器的電路圖。電路的差別在于(a)圖是固定柵電壓偏置負(fù)載結(jié)構(gòu)，M2所構(gòu)成的是恒流源負(fù)載，(b)圖是柵漏短接的負(fù)載結(jié)構(gòu)，其等效負(fù)載電阻值較小。由于電路中的工作管M1的源和襯底間存在電壓差，所以，M1存在襯底偏置效應(yīng)。,圖6-3-25,與前面的討論類似，源跟隨器也可以采用其他的有源負(fù)載形式。 源極跟隨器的電壓增益是小于1而接近于1。和雙極型電路中的情況相似，負(fù)載電阻越大，串聯(lián)電流負(fù)反饋的作用越大，源極對(duì)柵極信號(hào)的跟隨性越好。 7.3.4

43、 MOS輸出放大器 MOS輸出級(jí)的基本考慮除了一般放大器的特性之外，主要是電流輸出驅(qū)動(dòng)能力，輸出電壓的動(dòng)態(tài)范圍等的問(wèn)題。如果是電壓輸出，則希望盡可能減小輸出電阻。,（1）源極輸出級(jí) 最簡(jiǎn)單的MOS輸出級(jí)電路是源極跟隨器。前面已經(jīng)介紹了兩種簡(jiǎn)單的源極跟隨器電路，下面給出了另一個(gè)電路形式。M1、M2和M3組成分相器電路，輸入給M1的信號(hào)vi在M1的漏和源產(chǎn)生兩個(gè)相位相反的信號(hào)，分別送到M4和M5的柵極。如果M2、M3設(shè)計(jì)的相同，則分相器將產(chǎn)生兩個(gè)大小相等，相位相反的信號(hào)。當(dāng)輸入vi向負(fù)向擺動(dòng)時(shí)，M4的導(dǎo)通更充分，輸出電流增加，M5電流減小，兩者的作用使外部負(fù)載獲得了較大的拉出電流。反之，當(dāng)v

44、i向正向擺動(dòng)時(shí)，M5電流灌入的能力增加，M4輸小的電流減小。同樣地為外部負(fù)載提供較大的灌入電流。M4、M5所組成的結(jié)構(gòu)以及信號(hào)關(guān)系和前面所介紹的CMOS推挽放大器相似．也是推挽結(jié)構(gòu)。,圖6-3-26,圖6-3-27,但這個(gè)電路的輸出電壓正向最大值為VDD-2VTN，輸出電阻與一般的源極跟隨器相近。在設(shè)計(jì)中可以利用CMOS結(jié)構(gòu)制作NPN晶體管，以此減小輸出電阻。圖6-3-27給出了兩種利用NPN晶體管的跟隨器輸出電路。 如果不考慮襯底偏置效應(yīng)的影響，我們知道源極跟隨器的輸出電阻ro≈1/gm1，加大器件的跨導(dǎo)有利于減小輸出電阻。采用襯底NPN晶體管正是利用了雙極器件的跨導(dǎo)遠(yuǎn)大于MOS器件的特

45、點(diǎn)。圖6-3-27中(b)圖結(jié)構(gòu)是將圖6-3-25(a)中的NMOS管換為襯底NPN管得到的結(jié)構(gòu)。,圖6-3-27(b)不僅僅是減小了輸出電阻，而且提高了電路的電流驅(qū)動(dòng)能力，它的基本原理與圖6-3-26所示結(jié)構(gòu)相近，通過(guò)M1，M3組成的倒相放大器將相位相反的兩個(gè)信號(hào)同時(shí)送到T1和M1的輸入，構(gòu)成椎挽結(jié)構(gòu)，提高了輸出端的電流驅(qū)動(dòng)能力。,（2）甲乙類推挽輸出級(jí) 在圖6-3-28中，M3 是工作管，M6是負(fù)載管， M4、M5提供了M1、M2 的偏置，避免交越失真。 以M3、M6為主構(gòu)成的是 共源放大電路，如果沒(méi)有 M4、M5，則圖6-3-28所 示電路就成為乙類放大 器。PMOS管M1和NMOS

46、管M2構(gòu)成一對(duì)源極輸出的 對(duì)管。,圖6-3-28,圖6-3-29所示的電路同樣是利用了推挽結(jié)構(gòu)，但將輸入電壓的變化轉(zhuǎn)化為輸出電流的變化，再利用電流鏡輸出。,圖6-3-29,7.3.5 運(yùn)算放大器 運(yùn)算放大器是模擬集成電路中最典型的電路。它通常是由我們?cè)谇懊娼榻B的基本積木單元構(gòu)造而成。典型的運(yùn)算放大器的組成包括：偏置電路，輸入組(通常是差分輸入級(jí))，中間增益級(jí)和輸出級(jí)，等等。 （1）兩級(jí)CMOS運(yùn)放 從基本單元模塊的討論，我們可以知道CMOS結(jié)構(gòu)具有獨(dú)特的優(yōu)點(diǎn)，比其他的MOS電路更適合做模擬電路。利用CMOS中的互補(bǔ)晶體管結(jié)構(gòu)，可以方便地直接把雙極型模擬集成電路轉(zhuǎn)變?yōu)橥惖腃MOS模擬集成電

47、路。 圖6-3-30顯示了一個(gè)具有兩個(gè)放大級(jí)的CMOS運(yùn)算放大器電路。,圖6-3-30,這個(gè)運(yùn)算放大器電路由5個(gè)基本電路單元模塊組成：偏置電路，差分放大電路，源極跟隨器，推挽輸出級(jí)和頻率補(bǔ)償網(wǎng)絡(luò)。 基本的偏置電路包括了M10、M11和M5、M6。其中，M10、M11，組成了NMOS比例電流鏡的參考支路，其輸出支路M5為差分放大級(jí)提供了恒流源負(fù)載，同時(shí)，與之相連的M6也為源極跟隨器提供了恒流源負(fù)載。 差分放大級(jí)由M1~M5組成，其中M5是電流源負(fù)載。以NMOS晶體管M1、M2作為差分輸入對(duì)管，以PMOS基本電流鏡作為差分放大級(jí)的有源負(fù)載完成雙轉(zhuǎn)單。,M7、M6構(gòu)成NMOS的源極跟隨器電

48、路，實(shí)現(xiàn)電平位移，并為M8、M9提供靜態(tài)偏置。VGS7確定了M8、M9的柵極直流電壓的差值，M8、M9構(gòu)成了CMOS推挽榆出級(jí)。因?yàn)槭呛懔髟簇?fù)載的源跟隨結(jié)構(gòu)，交流信號(hào)在M8、M9上近似相等。源極跟隨器的直流電平的位移量ΔV由M7的靜態(tài)電流IDS7和M7的尺寸決定。,在電流一定的情況下，只要改變M7的寬長(zhǎng)比即可改變直流電平的位移量，用以保證輸出失調(diào)為0。 M8、M9構(gòu)成CMOS推挽放大級(jí)，它們同時(shí)接受來(lái)自差分輸入級(jí)的信號(hào)，兩者互為負(fù)載，但同叫又都是放大管。其工作原理與圖6-36介紹的CMOS推挽放大級(jí)相同。當(dāng)輸入電壓正向變化時(shí)，M9的電流增加，M8電流減少，負(fù)載電流由M9提供，輸出電壓向負(fù)向

49、變化；反之，當(dāng)輸入電壓向反向變化時(shí)，M9電流減少，M8電流增加，負(fù)載電流(流出放大器)由M8提供，輸出電壓向正向變化。,M12、M13構(gòu)成一個(gè)常開的CMOS傳輸對(duì)，它當(dāng)做電阻使用，和電容Cc組成頻率補(bǔ)償網(wǎng)絡(luò)。它們跨接在輸出放大級(jí)的輸入與輸出端之間，利用密勒效應(yīng)提高它們的等效阻抗．滿足頻率補(bǔ)償?shù)囊?。CMOS傳輸對(duì)中的晶體管的源和漏與傳輸?shù)男盘?hào)有關(guān)，但M12和M13的同一側(cè)的源漏定義總是相反的，因此，從一側(cè)看進(jìn)去總是一個(gè)是漏電阻，另一個(gè)是源電阻也就是說(shuō)，一個(gè)電阻大，一個(gè)電阻小。它們的并聯(lián)電阻取決于小電阻，當(dāng)M12、M13設(shè)計(jì)的跨導(dǎo)相同時(shí)，等效電阻rAB≈1/gm，gm是Ml2(M13)的跨導(dǎo)。,

50、（2）CMOS共源-共柵(cascode)運(yùn)放 圖6-3-31給出另一個(gè)兩級(jí)CMOS運(yùn)算放大器的簡(jiǎn)化電路。所謂簡(jiǎn)化是指這個(gè)電路中的偏置電路被電流源IB和偏置電壓VB8、VB9所替代而未畫出。,圖6-3-31,共源-共柵運(yùn)放的名稱來(lái)源于第2級(jí)放大電路中M6、M8和M7、M9的結(jié)構(gòu)。其中M6、M7是共源結(jié)構(gòu)，M8、M9是共柵結(jié)構(gòu)，所以，M6、M8構(gòu)成了共源-共柵組態(tài)，同樣，M7、M9也構(gòu)成了共源-共柵組態(tài)。 和雙極型電路中的共射-共基組態(tài)相似，在MOS放大器中，采用共源-共柵組態(tài)的目的通常是為了減小工作管的密勒電容，從而減小放大器的輸入電容，以減輕前級(jí)放大器的輸出負(fù)載，同時(shí)擴(kuò)展放大器的帶寬

51、。這個(gè)運(yùn)放由偏置電路和兩級(jí)放大電路組成：基本偏置電路是電流源IB和NMOS晶體管M12、M11所組成的電流鏡。輸入放大級(jí)是以NMOS晶體管M1、M2為差分對(duì)管，以兩組有源負(fù)載所組成的雙端輸出的差分放大級(jí)。,雙端輸出的差模信號(hào)被同時(shí)送到了共源-共柵放大級(jí)的輸入端。這里巧妙地利用了3組電流鏡，因此，也可以通過(guò)電流鏡的電流傳輸作用解釋運(yùn)算放大器的工作原理。當(dāng)輸入差模信號(hào)使M1管電流減少，M2管電流增加時(shí)，因?yàn)椴罘址糯笃鞯挠性簇?fù)載都位于電流鏡的參考支路，因此，M3、M5組成的電流鏡電流減少，并因此使M10管電流減少，同時(shí)，M4的電流增加。通過(guò)電流鏡的作用，M7管電流減少，M6管電流增加，負(fù)載電流由M6

52、提供，負(fù)載電容充電，輸出端電位上升。反之，M6電流減少，M7電流增加，負(fù)載電流由M7提供，負(fù)載電容放電，輸出電位下降。由此我們也可知道，M1的柵極是運(yùn)算放大器的反相輸入端，M2的柵極是運(yùn)算放大器的同相輸入端。,（3）帶有推挽輸出級(jí)的運(yùn)放 圖6-3-32是一個(gè)具有輸出放大級(jí)的運(yùn)算放大器電路。其輸出放大級(jí)的結(jié)構(gòu)與圖6-3-28所顯示的甲乙類推挽輸出級(jí)相似，所不同的是，這里的工作管是PMOS晶體管，而圖6-3-28中的電路是以NMOS晶體管為工作管。,圖6-3-32,那么，為什么采用PMOS晶體管做工作管呢?其目的主要是移動(dòng)直流電平。因?yàn)椋罘州斎爰?jí)是以NMOS差分對(duì)管為工作管，其漏輸出端的直流

53、電位高于輸入端，如果仍采用圖6-3-28中的結(jié)構(gòu)，則運(yùn)算放大器的輸出端的直流電位必然偏高，使運(yùn)放的輸出動(dòng)態(tài)范圍不匹配。采用了PMOS晶體管作工作管后，將被差分輸入級(jí)所抬高的直流電平下移，通過(guò)工作電流的設(shè)計(jì)，可以獲得所需的直流電平移動(dòng)量。 這個(gè)運(yùn)算放大器的電壓增益主要由差分輸入級(jí)和M5、M6、M7、M10所組成的放大級(jí)提供。,（4）采用襯底晶體管輸出級(jí)的運(yùn)放 為獲得低的輸出電阻，運(yùn)放的輸出級(jí)可以采用襯底晶體管輸出級(jí)的結(jié)構(gòu)，利用雙極型晶體管的跨導(dǎo)高于MOS晶體管的特點(diǎn)，降低源跟隨輸出級(jí)的輸出電阻。圖6-3-33給出了這樣的電路結(jié)構(gòu)。,圖6-3-33,該運(yùn)算放大器由基本偏置電路，差分輸入級(jí)，

54、襯底晶體管輸出級(jí)和頻率補(bǔ)償網(wǎng)絡(luò)組成。 基本偏置電路 R、M6構(gòu)成的分壓結(jié)構(gòu)為M7、M8提供了電壓偏置，使它們都工作在飽和區(qū)，為差分放大級(jí)和輸出級(jí)提供了恒流源負(fù)載。因?yàn)椴罘址糯蠹?jí)是以PMOS晶體管為工作管的電路形式，所以，PMOS管M7是作為差分放大級(jí)的上負(fù)載使用。 在差分輸入級(jí)中通過(guò)電流鏡M3、M4完成了雙端轉(zhuǎn)單端的任務(wù)，同時(shí)，因?yàn)槭荘MOS管作差分對(duì)管，其漏輸出端的電位低于輸入端的直流電位，因此，后級(jí)采用NMOS作放大管平衡直流電平。從上面幾個(gè)運(yùn)放的分析可以看出，在CMOS運(yùn)放中常采用互補(bǔ)型的MOS晶體管來(lái)平衡直流電平。,輸出級(jí)采用的結(jié)構(gòu)與圖6-3-27(b)所示結(jié)構(gòu)完全一致，這里不

55、再對(duì)它進(jìn)行分析： 該運(yùn)放的頻率補(bǔ)償網(wǎng)絡(luò)中的電阻與圖8-45中運(yùn)放相同，電路中的頻率補(bǔ)償電容是利用了M10的柵電容，因?yàn)檩敵黾?jí)中M5的漏電位高于柵電位，所以M10是處于導(dǎo)通狀態(tài)。 從上面對(duì)4個(gè)CMOS運(yùn)算放大器的分析，我們看到CMOS的電路結(jié)構(gòu)非常簡(jiǎn)單，可以由基本的電路模塊“拼接”而成。在構(gòu)造運(yùn)算放大器的電路時(shí)最基本的考慮是：電壓增益或跨導(dǎo)、帶寬、直流電平的平衡、以及輸出電阻等基本要求。當(dāng)然，對(duì)于某些性能方面有較高要求的電路，其電路結(jié)構(gòu)可能會(huì)相對(duì)復(fù)雜，這需要根據(jù)設(shè)計(jì)要求，在基本設(shè)計(jì)理論的指導(dǎo)下不斷地優(yōu)化電路結(jié)構(gòu)直止?jié)M意的結(jié)果。,以上介紹的是兩級(jí)放大器的結(jié)構(gòu)，如果需要高的電壓增益，則，可以

56、考慮采用三級(jí)放大器結(jié)構(gòu)。但是，當(dāng)放大級(jí)的級(jí)數(shù)超過(guò)兩級(jí)(包括兩級(jí))后運(yùn)放的閉環(huán)穩(wěn)定性的問(wèn)題是一個(gè)較嚴(yán)重的問(wèn)題。在電路設(shè)計(jì)中必須采取相應(yīng)的措施，保證運(yùn)算放大器閉環(huán)工作的穩(wěn)定性。 三、電壓比較器 電壓比較器是另一個(gè)重要的模擬單元，在模擬信號(hào)的處理中，有時(shí)要比較和判別兩個(gè)信號(hào)的大小，比較器的作用就是將兩個(gè)模擬信號(hào)進(jìn)行比較，輸出一個(gè)邏輯值。比較器輸出邏輯值的特性是它和一般的模擬集成電路的主要不同之處，圖6-3-34給出了比較器的符號(hào)和電壓傳輸特性。,圖6-3-34,理想的電壓比較器，當(dāng)輸入電壓VP大于等于參考電壓VN，即VP≥VN時(shí)，電壓比較器的輸出為高電平；當(dāng)VP

57、如果參考電平VN接的是同相端，情況正好相反。 電壓比較器結(jié)構(gòu)設(shè)計(jì)的和運(yùn)算放大器類似，也是雙端差分輸入，單端輸出的放大器。但是在許多具體要求上，它又和運(yùn)算放大器有很大的不同。主要表現(xiàn)在： (l)電壓比較器的輸出電壓擺幅和直流電平，都被設(shè)計(jì)得和邏輯電平相適應(yīng)，它不需要正負(fù)極性對(duì)稱的輸出。,(2)電壓比較器的輸出是在兩種輸出電平之間擺動(dòng)。電壓增益僅僅是為了減小能使輸出從一種邏輯狀態(tài)轉(zhuǎn)換到另一種邏輯狀態(tài)所需的差分輸入變化量。 (3)因?yàn)殡妷罕容^器是大信號(hào)應(yīng)用，所以總是工作于開環(huán)狀態(tài)，不需要設(shè)計(jì)頻率補(bǔ)償網(wǎng)絡(luò)。 在實(shí)際設(shè)計(jì)中還必須特別注意減小電壓比較器的失調(diào)電壓。對(duì)于高性能的電壓比較器，應(yīng)具有高的開環(huán)

58、增益、低的失調(diào)電壓高的壓擺率。,電壓比較器的電壓傳輸特性 圖6-3-34(b)表示了在不考慮失調(diào)情況下的電壓比較器的電壓傳輸特性。當(dāng)輸入電壓和參考電壓的差值在VIL和VIH之間時(shí)，輸出電壓以一定的變化率發(fā)生改變，而這個(gè)變化率就是圖中的斜率，它等于電壓比較器的電壓增益Av。,顯然，電壓比較器的電壓增益越大，電壓比較器越靈敏。,差分電壓比較器 前面介紹的差分放大器，如果將它的工作區(qū)域擴(kuò)展到飽和區(qū)，就可以作為差分電壓比較器。 從對(duì)CMOS差分放大器的分析可知，在其他參數(shù)相同的情況下恒流源電流Iss越小，其電壓增益越大。同時(shí)，我們還知道Iss越小，在差模輸入時(shí)的線性范圍越小 。因此

59、，通過(guò)適當(dāng)?shù)卦O(shè)計(jì)，可以很方便地將普通的差分放大器電路用做為電壓比較器。設(shè)計(jì)的目標(biāo)是使差模電壓達(dá)到一定的數(shù)值時(shí)，其輸出的電壓對(duì)應(yīng)電壓比較器的VOH或VOL。 當(dāng)然，僅僅一級(jí)放大器難以有效地提高電壓比較器的電壓增益，不能滿足電壓比較器的比較靈敏度和轉(zhuǎn)換時(shí)間的要求。為增加增益，常采用兩級(jí)放大電路構(gòu)造電壓比較器。,兩級(jí)電壓比較器 圖6-3-35給出一個(gè)具有兩級(jí)放大器結(jié)構(gòu)的CMOS電壓比較器。,圖6-3-35,從電路的結(jié)構(gòu)上看，這個(gè)，電壓比較器與普通的運(yùn)放非常相像。參考電流IB和M8構(gòu)成基本偏置電路。第一級(jí)是差分放大級(jí)，以NMOS晶體管為差分對(duì)管，以PMOS電流鏡作為有源負(fù)載，并完成雙轉(zhuǎn)單，M7作為

60、差分放大器的下負(fù)載提供恒流源偏置，由這個(gè)電流的設(shè)置可以確定差分放大級(jí)的電壓增益和線性范圍。第二級(jí)放大器是以PMOS為放大管的共源放大器。通過(guò)對(duì)M5的設(shè)計(jì)及偏流的設(shè)計(jì)可以受變放大器的電壓增益。 在平衡點(diǎn)，即VP=VN時(shí)，要求所有的器件均工作在飽和區(qū)。為減小失調(diào)電壓，差分放大器中的M1，M2，M3和M4相匹配，這里求M1，M2的寬長(zhǎng)比應(yīng)設(shè)計(jì)的相同，且在版圖中位置對(duì)稱，幾何圖形相同，高精度要求時(shí)還應(yīng)采用同心布局結(jié)構(gòu)。同樣地，M3、M4也應(yīng)保持寬長(zhǎng)比的一致與對(duì)稱。,由于比較器由兩級(jí)電路組成，其總的傳輸延遲時(shí)間由每級(jí)的傳輸延遲相加。電路中的C1和C2是寄生電容，它們的存在將影響到每級(jí)放大器的傳輸延遲

61、時(shí)間。由于傳輸延遲的存在，使得電壓比較器的實(shí)際狀態(tài)轉(zhuǎn)換時(shí)間變長(zhǎng)，需考慮傳輸延遲和轉(zhuǎn)換時(shí)間兩個(gè)部分。為減小傳輸延遲，應(yīng)盡量設(shè)法減小寄生電容C1和C2。 除了上面介紹的兩種電壓比較器外，還有許多其他的電路形式，這里不一一介紹了。,模擬集成電路的性能與版圖設(shè)計(jì)的相關(guān)性比數(shù)字集成電路強(qiáng)得多，所以，模擬集成電路的版圖設(shè)計(jì)在要求上要比數(shù)字集成電路高得多。版圖設(shè)計(jì)從平面布局到各器件的幾何圖形的設(shè)計(jì)都十分的“講究”，需要考慮許多在數(shù)字集成電路中不太考慮的問(wèn)題。本節(jié)將介紹和討論一些在MOS模擬集成電路版圖設(shè)計(jì)中的問(wèn)題，從而對(duì)MOS模擬集成電路的版圖設(shè)計(jì)的重要性有一些基本的認(rèn)識(shí)。,6.4 MOS模擬集成電路單元

62、的版圖設(shè)計(jì),1、器件的失配問(wèn)題 在電路設(shè)計(jì)中所考慮的重點(diǎn)是電特性，是器件的尺寸。在設(shè)計(jì)中經(jīng)常要求器件之間應(yīng)滿足某種配合關(guān)系。例如，要求兩個(gè)MOS管匹配，兩個(gè)MOS管寬長(zhǎng)比成比例，以及比例電阻，比例電容等。電路設(shè)計(jì)中往往假設(shè)只要器件的參數(shù)符合要求，則電路的特性就將達(dá)到設(shè)計(jì)指標(biāo)。 電路中的這些要求必須通過(guò)版圖設(shè)計(jì)和工藝過(guò)程實(shí)現(xiàn)。在版圖設(shè)計(jì)中要細(xì)致地解決兩個(gè)方面的問(wèn)題：總體布局問(wèn)題和器件的個(gè)體或匹配件的設(shè)計(jì)問(wèn)題。,在版圖布局中必須考慮器件分布方式對(duì)電路性能的影響。例如，因大尺寸器件的發(fā)熱而導(dǎo)致的芯片上的熱分布問(wèn)題，這種熱分布將導(dǎo)致具體的器件個(gè)體的工作環(huán)境上的差異。另一方面，在布局中還必須考慮

63、電源、地線的分布以及襯底電接觸的分布問(wèn)題，不恰當(dāng)?shù)姆植紝⒁雽?duì)電源或地線的串聯(lián)寄生電阻。除此之外，布局還必須考慮信號(hào)的傳輸關(guān)系，器件與器件，器件與單元，單元與單元之間的連接度強(qiáng)弱問(wèn)題，等等。,器件個(gè)體或匹配體的版圖設(shè)計(jì)問(wèn)題是要解決具體器件在形狀、方向、連接以及匹配器件在相對(duì)位置、方向等方面的問(wèn)題。因?yàn)楣に嚺c材料特性等方面的原因，幾何形狀和尺寸相同的器件在制作完成后并不—定完全相同，也就是說(shuō)，工藝過(guò)程將引入器件的失配和誤差。因此，在個(gè)體器件和匹配體器件的版圖設(shè)計(jì)中必須充分地考慮失配和誤差問(wèn)題，通過(guò)版圖設(shè)計(jì)避免或減小失配或(和)誤差。下面將重點(diǎn)討論在版圖設(shè)計(jì)中的這些問(wèn)題。,二、多層金屬版圖的互連問(wèn)

64、題 現(xiàn)在的工藝技術(shù)大量的采用多層余屬布線的結(jié)構(gòu)。多層金屬布線使系統(tǒng)的布線靈活性大大地提高，同時(shí)，越是上層的金屬和硅襯底之間的分布電容越小，降低了分布參數(shù)。但多層金屬的互連只能在兩個(gè)相鄰層中進(jìn)行，不能跨越中間的金屬層直接進(jìn)行相間金屬層之間的互連；同樣的，第一層金屬也不能直接進(jìn)行與器件的物理層直接相連，必須經(jīng)過(guò)第一層金屬的“搭橋”。圖6-3-36表示了這樣的連接形式。在版圖設(shè)計(jì)中必須注意這樣的規(guī)定。,圖6-3-36 多層金屬布線結(jié)構(gòu),三、A-D系統(tǒng)共用電源的問(wèn)題,無(wú)論邏輯電路或模擬電路，版圖元件排列和走線方式都對(duì)電路性能指標(biāo)產(chǎn)生影響，而模擬電路在這方面更為敏感。進(jìn)行MOS模擬集成電路版圖設(shè)計(jì)時(shí)要

65、重視由電源、時(shí)鐘和地線串入的噪聲，經(jīng)襯底串入的噪聲，如時(shí)鐘信號(hào)饋漏噪聲。輸入級(jí)的版圖設(shè)計(jì)對(duì)電路的上升時(shí)間和過(guò)沖或高頻響應(yīng)、非線性失真和失調(diào)電壓等參數(shù)都有影響，同時(shí)元件匹配精度不夠?qū)⒁疬\(yùn)放其它性能指標(biāo)的劣化。,為了防止由電源、時(shí)鐘和地線串入的噪聲應(yīng)采取一些預(yù)防措施，使這些走線本身盡可能無(wú)噪聲，同時(shí)由這些走線耦合到信號(hào)路徑的噪聲應(yīng)減至最小。當(dāng)一個(gè)芯片上同時(shí)有模擬和數(shù)字(邏輯)系統(tǒng)時(shí)，且兩個(gè)系統(tǒng)共V+與V-外接電源采用共用電源和電源壓焊塊，如圖6-3-37所示，顯然，兩部分的正電源電流(ia，id)都經(jīng)過(guò)公共電阻R+供電。,6-3-37,圖6-3-38,對(duì)于模擬和數(shù)字電路采用各自獨(dú)立的電源線，可以

66、顯著減小公共電阻R的阻值，也即抑制模擬部分電源線上的噪聲。這種方案見(jiàn)圖 6-3-38。更進(jìn)一步，可將壓焊塊也分開，而在外接引線腳上相連。在最后一種方案中，模擬和數(shù)字電源的公共電阻只剩下電源內(nèi)阻，在電源引腳上裝接外部去耦電容可使這一剩余電阻減至最小，從而基本上完全抑制脈動(dòng)噪聲。這時(shí)，襯底和阱的偏置電源線可連至模擬電源線的壓焊塊，而不會(huì)將任何數(shù)字噪聲引入到襯底和阱。襯偏線與襯底(或阱)應(yīng)有盡可能多的接觸孔，以收集注入襯底(或阱)的電子和空穴，將襯底(或阱)保持在適當(dāng)?shù)碾娢弧?MOS模擬集成電路中另一種重要的噪聲源是由襯底耦合引入的。為減小這一效應(yīng)，應(yīng)盡可能減弱引入到襯底的噪聲和抑制由襯底耦合到其它信號(hào)傳輸路徑中的噪聲。前者可通過(guò)使用無(wú)噪聲的襯偏電源、改進(jìn)襯底與管殼基座的焊接(必要時(shí)使用金焊)以及在電容下極板之下設(shè)置接地阱將襯底與下極板隔離屏蔽等方法來(lái)實(shí)現(xiàn)．將襯底與各種有噪聲的走線(如數(shù)字時(shí)鐘線)之間用接地的多晶線或擴(kuò)散阱隔離開來(lái)也是一種有效措施。減小襯底噪聲的另一種方法是利用外延工藝生長(zhǎng)n+薄層構(gòu)成接地屏蔽板。,四、CMOS集成運(yùn)放的版圖設(shè)計(jì)技巧,MOS運(yùn)放的版圖設(shè)計(jì)過(guò)程與雙極型運(yùn)放類