《數(shù)字電路的時(shí)序問(wèn)題.ppt》由會(huì)員分享，可在線閱讀，更多相關(guān)《數(shù)字電路的時(shí)序問(wèn)題.ppt（47頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、第九講 數(shù)字電路時(shí)序問(wèn)題,電子科學(xué)與技術(shù)系 ,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,一、概述時(shí)鐘技術(shù),由于日益增大的芯片尺寸和不斷提高的時(shí)鐘頻率，時(shí)鐘分布已成為主要的設(shè)計(jì)問(wèn)題，這些問(wèn)題可以通過(guò)避免運(yùn)用全局時(shí)鐘以及運(yùn)用自定時(shí)方式設(shè)計(jì)電路來(lái)加以克服。 如果到了設(shè)計(jì)過(guò)程的最后階段才考慮時(shí)鐘布線，此時(shí)大多數(shù)的芯片版圖已成定局，很難合理分布時(shí)鐘網(wǎng)絡(luò)。而且還會(huì)造成多個(gè)時(shí)序約束，從而影響最終的電路性能和工作。 在一個(gè)復(fù)雜電路的設(shè)計(jì)中，應(yīng)在設(shè)計(jì)的早期階段就考慮時(shí)鐘的分布，因?yàn)闀r(shí)鐘分布會(huì)影響到芯片的平面布置。,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,一、概述解決各信號(hào)延時(shí)不確定性,由于需要把各信號(hào)按時(shí)一起處理, 必須解決

2、各信號(hào)延時(shí)不確定性的問(wèn)題,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,二、數(shù)字系統(tǒng)的時(shí)序分類,根據(jù)信號(hào)與本地時(shí)鐘的關(guān)系來(lái)分：,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,二、時(shí)序分類同步互連,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,二、時(shí)序分類中等同步互連,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,二、時(shí)序分類近似同步互連,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,二、時(shí)序分類異步互連,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,三、同步設(shè)計(jì)同步時(shí)序原理,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,例題：計(jì)算傳播延時(shí)和污染延時(shí)（課本p364）,由于存在虛假路徑，組合邏輯最壞情況的傳播延時(shí)不能簡(jiǎn)單地通過(guò)相加各個(gè)邏輯門的傳播延時(shí)來(lái)計(jì)算。 關(guān)鍵路徑很大程度上取

3、決于電路的拓?fù)浣Y(jié)構(gòu)和數(shù)據(jù)的相關(guān)性,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,三、同步設(shè)計(jì)時(shí)鐘的不確定性來(lái)源,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,時(shí)鐘的不確定性的影響分類,由于工藝和環(huán)境的變化,以及連線耦合等因素的影響,時(shí)鐘信號(hào)會(huì)在空間和時(shí)間上發(fā)生偏差,這會(huì)導(dǎo)致電路性能下降或電路出錯(cuò),抖動(dòng),空間上同一個(gè)點(diǎn)處時(shí)鐘周期隨時(shí)間的變化。 抖動(dòng)是一個(gè)平均值為零的隨機(jī)變量,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,時(shí)鐘偏差,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,正時(shí)鐘偏差與負(fù)時(shí)鐘偏差,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,正時(shí)鐘偏差與負(fù)時(shí)鐘偏差,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,Clock Skew 問(wèn)題,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)

4、課件 ,正時(shí)鐘偏差,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,正時(shí)鐘偏差（續(xù)）,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,負(fù)時(shí)鐘偏差,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,三、同步設(shè)計(jì)（3）時(shí)鐘的抖動(dòng),天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,具有反饋的數(shù)據(jù)通路結(jié)構(gòu),天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,時(shí)鐘抖動(dòng)的影響,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,Skew 和Jitter 共同作用的影響,正的Skew 可以改善性能，但Jitter 總是降低性能 因?yàn)閷?duì)Jitter 總是考慮最壞情況,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,最長(zhǎng)時(shí)鐘周期（最低時(shí)鐘頻率）發(fā)生,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,信號(hào)競(jìng)爭(zhēng)最容易發(fā)生在,天津大學(xué)大規(guī)模

5、集成電路設(shè)計(jì)課件 ,四、同步失效（亞穩(wěn)態(tài)）現(xiàn)象,同步失效發(fā)生的場(chǎng)合： 若數(shù)據(jù)和時(shí)鐘不能滿足寄存器Setup和Hold Time 的要求則會(huì)發(fā)生亞穩(wěn)態(tài)同步失效，這是因?yàn)? 存儲(chǔ)元件的本質(zhì)是雙穩(wěn)態(tài)器件 此時(shí)時(shí)鐘采樣到的輸入數(shù)據(jù)非常接近反相器的閾值 發(fā)生在兩個(gè)獨(dú)立無(wú)關(guān)的同步時(shí)鐘選通的邊界上 發(fā)生在一個(gè)同步時(shí)鐘系統(tǒng)及非同步輸入信號(hào)的接口處。,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,同步器,一個(gè)異步輸入可以在相對(duì)于同步系統(tǒng)時(shí)鐘邊緣的任何時(shí)刻改變其值。如果異步輸入在它的過(guò)渡中間被采樣，那么異步輸入的這個(gè)不確定狀態(tài)就會(huì)送入到同步系統(tǒng)中，造成競(jìng)爭(zhēng)，沖突甚至系統(tǒng)的崩潰。 因此一個(gè)異步信號(hào)必須被分辨成高電平或低電平狀態(tài)

6、后才能把它送入到同步系統(tǒng)中去（只要盡快得到唯一確切的結(jié)果，至于分辨出來(lái)是高電平還是低電平實(shí)際上是沒(méi)有多大關(guān)系的）。實(shí)現(xiàn)這樣一種分辨或確定功能的電路稱為“同步器”。,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,一個(gè)簡(jiǎn)單的同步器,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,改善同步失效的措施,采用同步器： 由兩個(gè)Register 構(gòu)成，它允許第一個(gè)Register的輸出能在一個(gè)整周期中被分辨 采用更多的Register 相串聯(lián)可改善亞穩(wěn)態(tài)失效，但同時(shí)增加了同步器的Latency,而且同步器故障難以跟蹤，因此其數(shù)量應(yīng)盡量少。（每個(gè)系統(tǒng)最多1 2 個(gè)） 同步器的設(shè)計(jì)原則：保持分辨電路快速，即減小同步器的分辨率時(shí)間常數(shù),天

7、津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,Mean Time to Failure,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,一個(gè)同步器的例子,Tf = 10 nsec = T Tsignal = 50 nsec tr = 1 nsec t = 310 psec VIH - VIL = 1 V (VDD = 5 V) N(T) = 3.9x10-9 errors/sec MTF (T) = 2.6x108 sec = 8.3 years MTF (0) = 2.5 sec,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,五、基于Latch 的流水線,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,剩余時(shí)間借用 Slack-borrowin

8、g,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,6、時(shí)鐘分布網(wǎng)絡(luò),（1）采用單個(gè)緩沖器（逐級(jí)增大的緩沖器）來(lái)驅(qū)動(dòng)全局時(shí)鐘供給所有模塊，保證Clock Skew 的要求。 （2）采用分布式樹(shù)結(jié)構(gòu)（二叉樹(shù)或H 樹(shù)), 使每個(gè)模塊可以得到完好的時(shí)鐘，能與模塊的延時(shí)很好地匹配，或者使時(shí)鐘的分配可以安排得使任何RC延時(shí)發(fā)生在Safe Slew 的方向上（如與數(shù)據(jù)流的方向相反）,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,H-Tree 時(shí)鐘網(wǎng)絡(luò),在各層次可引入門控時(shí)鐘， 在不需要的時(shí)候可以關(guān)閉時(shí)鐘信號(hào),如果路徑被很好地平衡預(yù)算, clock skew 可以是

9、0,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,Clock Grid Network,分布式網(wǎng)格結(jié)構(gòu)縮短了從驅(qū)動(dòng)器到負(fù)載的距離,優(yōu)點(diǎn)在于允許設(shè)計(jì)后期進(jìn)行改動(dòng)，因?yàn)樵谛酒魈幎寄艿玫綍r(shí)鐘 缺點(diǎn)是有許多多余的時(shí)鐘線，功耗較大,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,DEC Alpha 21164 (EV5),300 MHz clock (9.3 M個(gè)晶體管 ， 16.5x18.1 mm的 die ， 0.5 微米 CMOS 工藝) 單相時(shí)鐘 最大時(shí)鐘負(fù)載3.75 nF 動(dòng)態(tài)邏輯 時(shí)鐘網(wǎng)的功耗20 W (out of 50) 兩層時(shí)鐘分布 時(shí)鐘信號(hào)先通過(guò)位于芯片中央的6級(jí)緩沖器 Secondary buffers

10、drive the left and right sides of the clock grid in m3 and m4 最終驅(qū)動(dòng)反相器的等效晶體管寬度58 cm !,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,Clock Skew in Alpha Processor,絕對(duì)偏差小于90ps,關(guān)鍵指令和執(zhí)行單元的時(shí)鐘在65 ps內(nèi)到達(dá),天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,時(shí)鐘網(wǎng)絡(luò)布線的一般方法,對(duì)時(shí)鐘信號(hào)仔細(xì)布線。 層次化的時(shí)鐘緩沖技術(shù)使本地時(shí)鐘的延時(shí)相同，從而達(dá)到控制時(shí)鐘Skew 。中間應(yīng)當(dāng)有幾個(gè)時(shí)鐘的緩沖層取決于互連線的材料尺寸，也取決于時(shí)鐘網(wǎng)絡(luò)的扇出。 緩沖器的作

11、用： 把本地的時(shí)鐘節(jié)點(diǎn)與時(shí)鐘源隔離，以減輕時(shí)鐘源的驅(qū)動(dòng)負(fù)載 改善因時(shí)鐘線的RC 網(wǎng)絡(luò)造成的時(shí)鐘波形的變差， 減少了絕對(duì)的延時(shí)（Skew）值。 這一方法并不能達(dá)到零的Skew 。實(shí)際上沒(méi)有必要達(dá)到零的Skew 。而只需要把Skew 限定在一定的范圍內(nèi)。,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,七、自定時(shí)系統(tǒng),天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,自定時(shí)系統(tǒng)的例子,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,自定時(shí)的特點(diǎn),自定時(shí)步驟有效地區(qū)分了在電路時(shí)序中包含的“ 實(shí)際時(shí)序” 和“ 邏輯排序”。 完成信號(hào)“Done” 保證了實(shí)際的（物理的）時(shí)序約束被滿足并保證該電路在接受新的輸入之前是穩(wěn)定的。 “Acknowledg

12、e” 和“Request”信號(hào)即通常所謂的“握手信號(hào)”則保證了“邏輯排序”。,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,自定時(shí)步驟的優(yōu)缺點(diǎn),優(yōu)點(diǎn)： 同步系統(tǒng)的時(shí)序信號(hào)以全局為中心，而自定時(shí)系統(tǒng)的時(shí)序信號(hào)一般是局域的，避免了分布高速時(shí)鐘帶來(lái)的所有問(wèn)題和開(kāi)銷。 自定時(shí)的同步是局域取得的，無(wú)任何對(duì)全局的副作用，這可以增加設(shè)計(jì)的模塊化 自定時(shí)把實(shí)際的和邏輯的排序機(jī)理分隔開(kāi)，使有潛力提高性能一個(gè)自定時(shí)電路是以硬件的平均速度進(jìn)行的，而不是象同步邏輯以最壞情形為研究對(duì)象。 不工作的Block 自動(dòng)掉電，節(jié)省了功耗。避免了產(chǎn)生和分配高速時(shí)鐘的功耗。 就其本質(zhì)而言自定時(shí)電路對(duì)于制造和工作條件（例如溫度變化）的魯棒性好。它的性能由實(shí)際的操作條件來(lái)決定。而同步系統(tǒng)的性能受限于極端工作情形。,缺點(diǎn)：需要大的硬件開(kāi)銷來(lái)產(chǎn)生“完成”信號(hào)和“握手”信號(hào)。,天津大學(xué)大規(guī)模集成電路設(shè)計(jì)課件 ,