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1、,FPGA 數字電路系統(tǒng)設計,劉 怡 7158,FPGA的特點SOC與硬件編程概念數字電路系統(tǒng)設計設計案例分析 （以ALTERA的FPGA為例）,目 錄,并行處理,記住下面的數：,651841651214863287241822987512665123,并行 設計,串行 設計,VS,速度快 速度慢,資源消耗多 資源消耗少,設計難度大 設計難度小,開發(fā)周期長 開發(fā)周期短,CPUDSPGPUFPGA,處理器,CPU（Central Processing Unit）馮諾依曼結構或哈佛結構多線程，操作系統(tǒng)調度的順序處理流水線設計（時間并行設計）多核（空間并行設計）,處理器,DSP（Digital Si

2、gnal Processor）哈佛結構/改進型的哈佛結構程序/數據分別獨立存儲/訪問專門的流水線（時間并行設計）多核（空間并行設計）,處理器,GPU（Graphic Processing Unit）最初用于3D圖像渲染CUDA技術使GPU架構有了顯著改進由GPU到General Purpose GPU獨立ALU（Arithmetic Logic Unit 算術邏輯單元）非常適合并行計算G80（Geforce8）有128個單獨ALU,處理器,Field Programmable Gate Array（現場可編程邏輯門陣列）,FPGA,資源單元獨立!,大規(guī)模集成電路，電路系統(tǒng)已固定，只能進行程序開

3、發(fā),大規(guī)模可編程邏輯器件，提供資源，電路系統(tǒng)需要設計開發(fā),FPGA,CPU、DSP、GPU,特 點,并行 設計,串行 設計,VS,速度快 速度慢,資源消耗多 資源消耗少,設計難度大 設計難度小,開發(fā)周期長 開發(fā)周期短,http:/zet.aluzina.org/index.php/Zet_processor,Cyclone III 3C16！,高自由度設計,片上系統(tǒng)SOC,SOC：System On Chip。 SOC是當前嵌入式系統(tǒng)的極致 SOC最大的特點： 實現了軟硬件無縫結合，直接在處理器片內嵌入操作系統(tǒng)的代碼模塊。? 體積和功耗小，可靠性高。 SOC往往是專用的，所以大部分都不為用戶所

4、知。,Altera公司專門有一個工具軟件-SOPC Builder，用于在其FPGA產品上實現SOC。 其處理器名為：NIOS/NIOS II Altera提供NIOS處理器的軟核版本,SOC & SOPC,系統(tǒng)的定義,為實現規(guī)定功能以達到某一目標而構成的相互關聯(lián)的一個集合體或裝置(部件),Quartus II 界面,SOPC Builder 界面,FPGA的SOC設計,用寫程序代替接線進行硬件設計 硬件編程本質是在寫電路 FPGA是可編程數字器件 FPGA工程師是在進行數字電路系統(tǒng)設計,硬件編程是什么？,可編程模擬器件 （Programmable Analog Device） 是近年來嶄露頭

5、角的一類新型集成電路。它既屬于模擬集成電路，又同可編程邏輯器件一樣，可由用戶通過現場編程和配置來改變其內部連接和元件參數從而獲得所需要的電路功能。 通用型可編程模擬器件主要包括現場可編程模擬陣列（FPAA）和在系統(tǒng)可編程模擬電路（ispPAC）兩大類。,多了解一點,FPGA硬件設計流程,數字邏輯電路 系統(tǒng)設計,設計流程,系統(tǒng)功能設計,兩個工作點,1.系統(tǒng)需求分析 2.功能模塊分解,控制模塊設計,要完成的工作：并行控制 1、完成各種信號的控制，即對數據流進行控制(開關信號可視為1bit數據流)。 2、完成各種外設接口控制，即按滿足外設協(xié)議的時序進行數據流的控制。 *實時性要求不高的控制可用實時性

6、不強的主處理器完成，如單片機等。對實時性要求特別高的控制用FPGA完成，如算法設計中數據讀寫。,控制模塊小結,控制模塊小結,要掌握的知識： 1、系統(tǒng)概念：系統(tǒng)是如何運作的？要完成如種功能？要控制什么數據流？ 2、外設協(xié)議：各種外設的DataSheet，外設特性如何？接口時序怎樣？ 3、明白如何控制數據流。,算法模塊設計,完成數據流的變形，即數據流通過算子邏輯流出得到希望得到的結果,算法模塊設計,要掌握的知識： 要實現的算法功能： 算法由哪些計算步驟組成？ 算法的特性： 哪些是同時計算（并行）哪些是順序計算（串行）？定點或浮點的差別？ 將算法進行分割： 將并行計算與順序計算進行分割，利用FPGA

7、并行特性進行邏輯設計，包括邏輯設計、代碼設計（開發(fā)環(huán)境或任意編輯器）、功能仿真（modelsim）及算法驗證（matlab）算法算,算法模塊框架圖范例,算法模塊時序設計,VS與HS為數字14位輸入時序。場20ms，行320Px256Line，共占用時間不足10ms； Hs_timing為自己生成用于做算法的時序。共555行，每行正程320P，消隱160P。 2256行： 用VS、HS將數字14位圖像緩存至RAM中； 用hs_timing從RAM中讀出，進行各級通道的高斯下采樣； 將各級通道的下采樣結果緩存至各級通道buff； 260516行： 用hs_timing根據各級通道buff進行雙線性

8、放大； 用hs_timing將各級通道放大后數據加權求和得到背景； 用hs_timing將RAM中的原圖與背景相減，得到前景； 用hs_timing對前景進行銳化處理； 用hs_timing將銳化后圖像與原圖相加得到增強圖像； 用hs_timing將增強圖像進行高斯濾波，輸至linkport,聯(lián)合仿真工具,算法模塊仿真驗證,仿真驗證方法： 先將FPGA的.V程序改為M程序(程序2)，比較經典算法的M程序(程序1)與之的差別。這兩種程序都為逐行顯示算法。一致說明在逐行顯示情況下程序2與程序1等價。 在程序2上增加修正參數，使之成為隔行顯示程序(程序4)，比較程序4與程序1的差別，找出修正參數引起

9、的鋸齒情況與圖像形變情況。 在Modelsim中仿真FPGA代碼(程序5)，比較與程序4的仿真結果之差。這兩種都為隔行顯示算法。一致說明在隔行顯示情況下FPGA代碼與程序4等價。 得出結論，FPGA算法移植是否等價于隔行消旋算法。,算法模塊仿真驗證,程序1的旋轉45度仿真結果,程序4旋轉45度的仿真結果,算法模塊仿真驗證,程序5的旋轉45度逐行仿真結果,程序5的旋轉45度隔行仿真結果,結論：十字線圖片進行比較，modelsim仿真結果與matlab仿真結果一致，FPGA算法設計驗證結果:正確。,算法模塊仿真驗證,結論：十字線圖片進行比較，modelsim仿真結果與matlab仿真結果一致，FP

10、GA算法設計驗證結果: 正確。,程序1 matlab處理結果,程序5 modelsim處理結果,算法模塊仿真驗證,程序1運行結果像素灰度分析，左上角點為坐標G(360,144)的灰度,程序5運行結果像素灰度分析，左上角點為坐標G(360,144)的灰度,算法模塊仿真驗證,程序1與程序5的灰度差值,誤差直方圖,結論： 不考慮邊界處理的情況下，FPGA定點算法設計實現結果與浮點計算值相比較不到2%的值灰度值誤差在2個灰度級以外(2/256=0.78%),協(xié)同設計,1.LogicLOCK,協(xié)同設計,1.LogicLOCK,協(xié)同設計,1.LogicLOCK,協(xié)同設計,2.DesignPatition,

11、協(xié)同設計,2.DesignPartition,協(xié)同設計,2.DesignPatition,Netlist Type有四個可選值Source File，Post-Synthesis，Post-fit，Empty Source File：如果源代碼未修改，則僅不重新Analysis，還需進行Synthesis和Fitter； Post-Synthesis：如果源代碼未修改，不需重新Analysis、Synthesis，結果只進行Fitter； Post-Fit：如果源代碼未修改，保留前次Analysis、Synthesis、Fitter結果； Empty：標志為空分區(qū)，編譯時將忽略此分區(qū)。,時序分

12、析目的,為了增加可編程邏輯器件電路工作的穩(wěn)定性，一定要加強可編程邏輯器件設計的規(guī)范要求，要盡量采用同步電路設計。對于設計中的異步電路，要給出不能轉換為同步設計的原因，并對該部分異步電路的工作可靠性(如時鐘等信號上是否有毛刺，建立-保持時間是否滿足要求等）作出分析判斷，提供分析報告。 電路設計的難點在時序設計，而時序設計的實質就是滿足每一個觸發(fā)器的建立/保持時間的要求。,時序分析基礎,時序分析基礎,對REG2而言: 觸發(fā)器的建立時間要求為：T_setup，保持時間要求為：T_hold，路徑延時為：T1，路徑延時為：T2，路徑延時為：T3，時鐘周期為：T_cycle，Ts （T_cycle T）T

13、1，Th T1T， 令 T T3T2，則 條件1.如果T_setup 0 時，T_hold受影響；當T 0 時，T_setup 受影響。,同步設計優(yōu)點,1.同步電路比較容易使用寄存器的異步復位/置位端，以使整個電路有一個確定的初始狀態(tài)； 2.在可編程邏輯器件中，使用同步電路可以避免器件受溫度，電壓，工藝的影響，易于消除電路的毛刺，使設計更可靠，單板更穩(wěn)定； 3.同步電路可以很容易地組織流水線，提高芯片的運行速度，設計容易實現； 4.同步電路可以很好地利用先進的設計工具，如靜態(tài)時序分析工具等，為設計者提供最大便利條件，便于電路錯誤分析，加快設計進度。,同步設計原則,1.盡可能在整個設計中只使用一

14、個主時鐘，同時只使用同一個時鐘沿，主時鐘走全局時鐘網絡。 2.在FPGA設計中，推薦所有輸入、輸出信號均應通過寄存器寄存，寄存器接口當作異步接口考慮。 3.當全部電路不能用同步電路思想設計時，即需要多個時鐘來實現，則可以將全部電路分成若干局部同步電路（盡量以同一個時鐘為一個模塊），局部同步電路之間接口當作異步接口考慮。 4.當必須采用多個時鐘設計時，每個時鐘信號的時鐘偏差（T）要嚴格控制。 5.電路的實際最高工作頻率不應大于理論最高工作頻率，留有設計余量，保證芯片可靠工作。,時序約束,TimeQuest時序分析工具,時序約束,TimeQuest時序分析工具,時序約束,TimeQuest時序分析工具,時序約束,TimeQuest時序分析工具,實物調試分析,SIGNALTAP II LOGIC Analyzer,希望能和大家 一起交流一起進步！,謝 謝 !,