《VHDL課程設(shè)計(jì)通信電子專(zhuān)業(yè)》由會(huì)員分享，可在線閱讀，更多相關(guān)《VHDL課程設(shè)計(jì)通信電子專(zhuān)業(yè)（38頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、數(shù)字系統(tǒng)仿真與VHDL設(shè)計(jì)課程設(shè)計(jì)大綱,課程設(shè)計(jì)所占學(xué)時(shí)、學(xué)分： 本設(shè)計(jì)所占的學(xué)時(shí)為兩周，占2個(gè)學(xué)分 一本設(shè)計(jì)的目的和任務(wù) 本設(shè)計(jì)的任務(wù)是熟悉支持VHDL語(yǔ)言的軟件，例如：MAX PLUS2，ISP，QUARTUS 2等，利用這一類(lèi)軟件使用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)。,課程設(shè)計(jì)目的：,使學(xué)生熟練掌握相關(guān)軟件的使用，操作。能對(duì)VHDL語(yǔ)言程序進(jìn)行編譯，調(diào)試，以及通過(guò)計(jì)算機(jī)仿真，得到正確的仿真波形圖，并根據(jù)所得仿真波形圖分析判斷并改進(jìn)所設(shè)計(jì)的電路。,,在成功掌握軟件操作基礎(chǔ)上，讓學(xué)生將所數(shù)字電路的基礎(chǔ)課知識(shí)與VHDL語(yǔ)言的應(yīng)用型知識(shí)結(jié)合起來(lái)并與實(shí)際設(shè)計(jì)，操作聯(lián)系起來(lái)，即“理論聯(lián)系實(shí)際”。要求學(xué)生自主設(shè)計(jì)

2、電路，編寫(xiě)程序，鼓勵(lì)新思路，新方法，新觀點(diǎn)。,二設(shè)計(jì)的基本要求,1熟悉數(shù)字電路及相關(guān)專(zhuān)業(yè)課程的基本知識(shí)并能聯(lián)系具體程序 2正確操作使用VHDL語(yǔ)言相關(guān)軟件，能編譯，調(diào)試，仿真VHDL語(yǔ)言程序 3設(shè)計(jì)數(shù)字電路，編寫(xiě)程序，實(shí)現(xiàn)電路功能。,三課程設(shè)計(jì)基本選題,必須在1-5題目中選擇一題，6-12題中選擇一題。實(shí)現(xiàn)題目要求，完成編譯， 調(diào)試，仿真等內(nèi)容。各設(shè)計(jì)題目具體要求請(qǐng)?jiān)斠?jiàn)課程設(shè)計(jì)計(jì)劃書(shū),四考核方式與評(píng)分辦法,考核方式為考查，成績(jī)分為優(yōu)，良，中，及格，不及格五個(gè)檔次。具體從五個(gè)方面評(píng)定： 1.學(xué)習(xí)態(tài)度端正，認(rèn)真扎實(shí)。完成各項(xiàng)工作。 2.對(duì)相關(guān)知識(shí)了解充分，能正確分析課題。 3.設(shè)計(jì)電路結(jié)構(gòu)合理，正

3、確。能正常工作。 4.獨(dú)立編寫(xiě)相應(yīng)程序，充分理解，正確完成編譯，調(diào)試，仿真等。 5. 能根據(jù)波形圖，程序進(jìn)行分析推理，并按要求做一定的改進(jìn)。 滿(mǎn)足全部5條予以?xún)?yōu)秀，滿(mǎn)足1，2，3，5條予以良好，滿(mǎn)足1，2，3，4條為中，滿(mǎn)足1，2，3條為及格。否則不及格。,五、課程設(shè)計(jì)時(shí)間地點(diǎn)安排,17-18周，地點(diǎn)：四教五樓高頻與通信原理室,Max+plus II設(shè)計(jì)軟件的應(yīng)用,3.1 Max+plus簡(jiǎn)介 3.2 Max+plus基本操作 3.3 Max+plus II軟件常用設(shè)計(jì)輸入法 3.4設(shè)計(jì)項(xiàng)目的編譯與仿真 3.5管腳的重新分配與定位 3.6器件的下載編程,3.1 Max+plus簡(jiǎn)介,Max+p

4、lus的全稱(chēng)是Multiple Array Matrix and Programming Logic User System II（多陣列矩陣及可編程邏輯用戶(hù)系統(tǒng)II） Max+plus開(kāi)發(fā)系統(tǒng)具有以下特點(diǎn)： （1）多平臺(tái)系統(tǒng) （2）開(kāi)放的界面 （3）模塊組合式工具軟件 （4）與結(jié)構(gòu)無(wú)關(guān) （5）硬件描述語(yǔ)言,3.2 Max+plus基本操作,1 設(shè)計(jì)輸入 2 項(xiàng)目編譯 語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查 設(shè)計(jì)綜合 生成編程數(shù)據(jù)文件 3 仿真和定時(shí)分析 仿真(Simulation) 定時(shí)分析(Timing Analysis) 4 編程下載,3.3 Max+plus II軟件常用設(shè)計(jì)輸入法,Max

5、+plus II的設(shè)計(jì)輸入方法有多種，主要包括文本設(shè)計(jì)輸入、原理圖輸入、波形設(shè)計(jì)輸入和層次設(shè)計(jì)輸入等多種方式，另外還可以利用第三方EDA工具生成的網(wǎng)表文件輸入，該軟件可接受的網(wǎng)表有EDIF格式、VHDL格式和Verilog格式，設(shè)計(jì)者可根據(jù)實(shí)際情況選擇合適的設(shè)計(jì)方法。,3.3.1 原理圖設(shè)計(jì)輸入法 1軟件的啟動(dòng):打開(kāi)Max+plus II 10.0軟件,2、啟動(dòng)File|New菜單,,3 選擇Graphic Editor File,4放置器件在原理圖上,5添加連線 6. 標(biāo)記輸入/輸出端口屬性 7保存原理圖 8將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件（Project） File|Project|Set P

6、roject to Current File設(shè)置此項(xiàng)目為當(dāng)前文件,,3.3.2文本設(shè)計(jì)輸入（VHDL）法簡(jiǎn)介 1.在主菜單上選擇File|New或點(diǎn)擊新建快捷圖標(biāo)，在彈出的對(duì)話(huà)框中選擇Text Editer File 2.設(shè)計(jì)輸入完成以后，在主菜單上選擇File|Save保存文件 3.選擇文件類(lèi)型為 VHD硬件描述語(yǔ)言，輸入文件保存文件 4.選擇File|Project|Set Project to Current File可設(shè)置這個(gè)項(xiàng)目為當(dāng)前的項(xiàng)目文件。,3.3.3 波形輸入法簡(jiǎn)介 波形設(shè)計(jì)輸入主要用于建立和編程波形設(shè)計(jì)文件以及輸入仿真向量和功能測(cè)試向量，從而達(dá)到對(duì)電路的設(shè)計(jì)實(shí)現(xiàn)，適用于

7、時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。系統(tǒng)可以根據(jù)用戶(hù)的輸入和輸出波形自動(dòng)生成邏輯關(guān)系。 波形編輯功能允許設(shè)計(jì)者對(duì)波形進(jìn)行拷貝、剪切、粘貼等操作并可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值，還可以通過(guò)將一組波形重疊到另一組波形上來(lái)對(duì)兩組仿真結(jié)果進(jìn)行比較。由于波形輸入法在可編程邏輯器件的實(shí)際設(shè)計(jì)中使用較少，這里不做介紹，有興趣的讀者可參閱相關(guān)資料。,3.3.4 層次化設(shè)計(jì)輸入法簡(jiǎn)介 當(dāng)設(shè)計(jì)一個(gè)結(jié)構(gòu)較復(fù)雜的系統(tǒng)時(shí)，通常采用層次化的設(shè)計(jì)方法，使系統(tǒng)設(shè)計(jì)變得簡(jiǎn)潔和方便。層次化設(shè)計(jì)是分層次、分模塊進(jìn)行設(shè)計(jì)描述，描述器件總功能的模塊放在最上層稱(chēng)為頂層設(shè)計(jì)，描述器件的

8、某一部分功能的模塊放在下層稱(chēng)為底層設(shè)計(jì)，這種層次關(guān)系類(lèi)似于軟件設(shè)計(jì)中主程序和子程序的關(guān)系。層次化設(shè)計(jì)的優(yōu)點(diǎn)一是支持模塊化，底層模塊可反復(fù)被調(diào)用，多個(gè)底層模塊可由不同的設(shè)計(jì)者同時(shí)設(shè)計(jì)，提高了設(shè)計(jì)效率；二是設(shè)計(jì)方法較自由，可以采用自上而下或自下而上的設(shè)計(jì)方法；三是同一個(gè)設(shè)計(jì)項(xiàng)目的各個(gè)模塊可以用不同的設(shè)計(jì)輸入法來(lái)實(shí)現(xiàn)，團(tuán)隊(duì)之間的合作更加方便靈活避免了相互之間的約束。,3.4 設(shè)計(jì)項(xiàng)目的編譯和仿真,Max+plusII 編譯器（Compiler）是一個(gè)高速自動(dòng)化的設(shè)計(jì)處理器，能完成對(duì)設(shè)計(jì)項(xiàng)目的編譯。它能夠?qū)⒃O(shè)計(jì)文件轉(zhuǎn)換成器件編程、仿真和定時(shí)分析所需要的輸出文件，是 Max+plusII系統(tǒng)的核心。 下

9、面以38譯碼器為例加以說(shuō)明,3.4.1 項(xiàng)目的編譯 1.選擇芯片型號(hào) 在38譯碼器設(shè)計(jì)文件輸入完成后，選擇當(dāng)前項(xiàng)目文件準(zhǔn)備實(shí)現(xiàn)的實(shí)際芯片進(jìn)行編譯適配，點(diǎn)擊Assign|Device菜單選擇芯片.,2. 項(xiàng)目編譯 啟動(dòng)Max+plus II | Compiler編譯器菜單，按Start按鈕開(kāi)始編譯并顯示編譯結(jié)果，生成下載文件供硬件下載編程時(shí)調(diào)用。,,3.4.2 項(xiàng)目的功能仿真與時(shí)序分析 1.添加仿真激勵(lì)信號(hào)波形 （1）啟動(dòng)Max+plus II|avefrom Editor菜單，進(jìn)入波形編輯窗口。,,（2）.將鼠標(biāo)移至空白處并單擊鼠標(biāo)右鍵。,（3）選擇nter Nodes from SNF選

10、項(xiàng)并按左鍵確認(rèn)，選擇欲仿真的所有管腳。,（4）單擊按鈕，列出仿真電路的所有輸入、輸出管腳。,（5）為電路輸入端口添加激勵(lì)波形,（6）為A、B、C三輸入端口添加激勵(lì)信號(hào),(7)選擇仿真時(shí)間,,(8)保存激勵(lì)信號(hào)編輯結(jié)果,自動(dòng)存盤(pán)為test1.scf。,2 電路的仿真測(cè)試 電路仿真有前仿真（功能仿真）和后仿真（時(shí)序仿真）兩種，時(shí)序仿真覆蓋了功能仿真，在本例中直接使用時(shí)序仿真。 （1）打開(kāi)Max+plus II|Simulator菜單，,,(2)確定仿真時(shí)間，End Time ，單擊Start開(kāi)始仿真,(3)觀察電路仿真結(jié)果，單擊激勵(lì)輸出波形文件“Open SCF”圖標(biāo) .,3.6 器件的下載編程,

11、1.啟動(dòng)Max+plus II|Programmer菜單，如果是第一次啟用編程器的話(huà)，提示“No Hardware”,需要選擇硬件類(lèi)型，請(qǐng)選擇“Byte Blaster”并按下OK確認(rèn)即可 .,,2.選擇主菜單下的JTAG|Multi-Device JTAG Chain選項(xiàng)（第一次起用可能會(huì)出現(xiàn)對(duì)話(huà)框，視實(shí)際情況回答確認(rèn)）。啟動(dòng)JTAG | Multi-Device JTAG Chain Setup菜單項(xiàng)，選擇欲編程的文件。,3.點(diǎn)擊“Select Programming File ”按鈕，選擇要下載的.pof文件（如選擇的芯片是FPGA類(lèi)型，下載的文件類(lèi)型則應(yīng)該選擇.sof文件，） ，,4.選擇下載的文件后單擊OK確定,5.單擊Program按鈕，進(jìn)行下載編程（如果是FPGA芯片，請(qǐng)點(diǎn)擊Configure）。如不能正常操作則點(diǎn)擊“JTAG |Multi-Device JTAG Chain Setup”對(duì)話(huà)框的“Detect JTAG Chain Info”按鈕進(jìn)行JTAG測(cè)試，查找原因直至完成正確下載。,