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1、2021/1/24 2006 張功萱、 顧一禾、王曉峰修訂 1 第四章 存儲(chǔ)器系統(tǒng) 2021/1/24 2 本章學(xué)習(xí)內(nèi)容 存儲(chǔ)器的分類及層次結(jié)構(gòu) 半導(dǎo)體存儲(chǔ)器的工作原理以及與 CPU的連 接。 輔助存儲(chǔ)器的工作原理 2021/1/24 3 4.1 存儲(chǔ)器概述 存儲(chǔ)器 ：計(jì)算機(jī)的存儲(chǔ)部件，用于存放程序 和數(shù)據(jù)。 計(jì)算機(jī)發(fā)展的重要問題之一，就是如何設(shè)計(jì) 容量大、速度快、價(jià)格低的存儲(chǔ)器。 2021/1/24 4 4.1.1 存儲(chǔ)器分類 1按與 CPU的連接和功能分類 (1)主存儲(chǔ)器 CPU能夠直接訪問的存儲(chǔ)器。用于存放當(dāng)前運(yùn)行 的程序和數(shù)據(jù)。主存儲(chǔ)器設(shè)在主機(jī)內(nèi)部，所以又 稱內(nèi)存儲(chǔ)器。簡(jiǎn)稱 內(nèi)存 或

2、主存 。 (2)輔助存儲(chǔ)器 為解決主存容量不足而設(shè)置的存儲(chǔ)器，用于存 放當(dāng)前不參加運(yùn)行的程序和數(shù)據(jù)。當(dāng)需要運(yùn)行程 序和數(shù)據(jù)時(shí)，將它們成批調(diào)入內(nèi)存供 CPU使用。 CPU不能直接訪問輔助存儲(chǔ)器。 輔助存儲(chǔ)器屬于外部設(shè)備，所以又稱為外存儲(chǔ)器， 簡(jiǎn)稱 外存 或 輔存 。 2021/1/24 5 (3)高速緩沖存儲(chǔ)器（ Cache） 是一種介于主存與 CPU之間用于解決 CPU與主存間速度匹配問題的高速小容量 的存儲(chǔ)器。 Cache用于存放 CPU立即要運(yùn) 行或剛使用過的程序和數(shù)據(jù)。 2021/1/24 6 2按存取方式分類 (1) 隨機(jī)存取存儲(chǔ)器 (RAM) 存儲(chǔ)器任何單元的內(nèi)容均可按其地址隨機(jī) 地

3、讀取或?qū)懭?，且存取時(shí)間與單元的物理位置 無關(guān)。 RAM主要用于組成主存。 (2) 只讀存儲(chǔ)器 (ROM) 存儲(chǔ)器任何單元的內(nèi)容只能隨機(jī)地讀出而 不能隨便寫入和修改。 ROM可以作為主存的一部分，用于存放不變的 程序和數(shù)據(jù)，與 RAM分享相同的主存空間。 ROM 還可以用作其它固定存儲(chǔ)器，如存放微程序的 控制存儲(chǔ)器、存放字符點(diǎn)陣圖案的字符發(fā)生器 等。 2021/1/24 7 (3) 順序存取存儲(chǔ)器 (SAM) 存儲(chǔ)器所存信息的排列、尋址和讀寫操作 均是按順序進(jìn)行的，并且存取時(shí)間與信息在存 儲(chǔ)器中的物理位置有關(guān)。如磁帶存儲(chǔ)器，信息 通常是以文件或數(shù)據(jù)塊形式按順序存放，信息 在載體上沒有唯一對(duì)應(yīng)的地

4、址，完全按順序存 放或讀取。 (4) 直接存取存儲(chǔ)器（ DAM） 介于 RAM和 SAM之間的存儲(chǔ)器。也稱半順序 存儲(chǔ)器。典型的 DAM如磁盤，當(dāng)進(jìn)行信息存取 時(shí)，先進(jìn)行尋道，屬于隨機(jī)方式，然后在磁道 中尋找扇區(qū)，屬于順序方式。 2021/1/24 8 3按存儲(chǔ)介質(zhì)分類 存儲(chǔ)介質(zhì)：具有兩個(gè)穩(wěn)定物理狀態(tài)，可用來記 憶二進(jìn)制代碼的物質(zhì)或物理器件。 目前，構(gòu)成存儲(chǔ)器的存儲(chǔ)介質(zhì)主要是半導(dǎo)體器 件和磁性材料。 (1)磁存儲(chǔ)器 采用磁性材料制成存儲(chǔ)器。 磁存儲(chǔ)器是利用磁性材料的的兩個(gè)不同剩磁狀 態(tài)存放二進(jìn)制代碼 “ 0”和 “ 1”。早期有磁芯存 儲(chǔ)器?，F(xiàn)多為磁表面存儲(chǔ)器，如磁盤、磁帶等。 (2)半導(dǎo)體存

5、儲(chǔ)器 用半導(dǎo)體器件組成的存儲(chǔ)器。根據(jù)工藝不 同，可分為雙極型和 MOS型。 2021/1/24 9 (3)光存儲(chǔ)器 利用光學(xué)原理制成的存儲(chǔ)器，它是通過能 量高度集中的激光束照在基體表面引起物理的 或化學(xué)的變化，記憶二進(jìn)制信息。如光盤存儲(chǔ) 器。 4. 按信息的可保存性分類 (1) 易失性存儲(chǔ)器 電源掉電后，信息自動(dòng)丟失。如半導(dǎo)體 RAM。 (2) 非易失性存儲(chǔ)器 電源掉電后，信息仍能繼續(xù)保存。如 ROM、磁 盤、光盤等。 2021/1/24 10 4.1.2 主存儲(chǔ)器的組成和基本操作 1. 主存的基本組成 存儲(chǔ)元件 （ 存儲(chǔ)元 、 存儲(chǔ)位 ） 能夠存儲(chǔ)一位二進(jìn)制信息的物理器件。如一個(gè) 雙穩(wěn)態(tài)半導(dǎo)

6、體電路、一個(gè) CMOS晶體管或一個(gè)磁性 材料的存儲(chǔ)元等。存儲(chǔ)元是存儲(chǔ)器中最小的存儲(chǔ) 單位。 作為存儲(chǔ)元的條件： 有兩個(gè)穩(wěn)定狀態(tài)。即可以存儲(chǔ) “ 0”、 “ 1” 。 在外界的激勵(lì)下，能夠進(jìn)入要求的狀態(tài)。即可 以寫入 “ 0”、 “ 1”。 能夠識(shí)別器件當(dāng)前的狀態(tài)。即可以讀出所存的 “ 0”、 “ 1”。 2021/1/24 11 存儲(chǔ)單元 ：由一組存儲(chǔ)元件組成，可 以同時(shí)進(jìn)行讀寫。 存儲(chǔ)體（存儲(chǔ)陣列） ： 把大量存儲(chǔ)單 元電路按一定形式排列起來，即構(gòu)成存 儲(chǔ)體。存儲(chǔ)體一般都排列成陣列形式， 所以又稱存儲(chǔ)陣列。 存儲(chǔ)單元的地址 ：存儲(chǔ)體中每個(gè)存儲(chǔ) 單元被賦予的一個(gè)唯一的編號(hào)。存儲(chǔ)單 元的地址用于

7、區(qū)別不同的存儲(chǔ)單元。要 對(duì)某一存儲(chǔ)單元進(jìn)行存取操作，必須首 先給出被訪問的存儲(chǔ)單元的地址。 2021/1/24 12 存儲(chǔ)單元的編址 編址單位：存儲(chǔ)器中可尋址的最小單位。 按字節(jié)編址：相鄰的兩個(gè)單元是兩個(gè)字節(jié)。 按字編址：相鄰的兩個(gè)單元是兩個(gè)字。 例： 一個(gè) 32位字長(zhǎng)的按字節(jié)尋址計(jì)算機(jī)，一個(gè) 存儲(chǔ)器字中包含四個(gè)可單獨(dú)尋址的字節(jié)單元， 當(dāng)需要訪問一個(gè)字，即同時(shí)訪問 4個(gè)字節(jié)時(shí)， 可以按地址的整數(shù)邊界進(jìn)行存取。即每個(gè)字的 編址中最低 2位的二進(jìn)制數(shù)必須是 “ 00” ，這 樣可以由地址的低兩位來區(qū)分不同的字節(jié)。 2021/1/24 13 地址 00 01 10 11 0000 0 1 2 3 0

8、100 4 5 6 7 1000 8 9 10 11 1100 12 13 14 15 2021/1/24 14 主存的基本組成 2021/1/24 15 地址寄存器 ：用于存放所要訪問的存儲(chǔ)單 元的地址。要對(duì)某一單元進(jìn)行存取操作，首先 應(yīng)通過地址總線將被訪問單元地址存放到地址 寄存器中。 地址譯碼與驅(qū)動(dòng)電路 ：用于對(duì)地址寄存器 中的地址進(jìn)行譯碼，通過對(duì)應(yīng)的地址選擇線到 存儲(chǔ)陣列中找到所要訪問的存儲(chǔ)單元，并提供 驅(qū)動(dòng)信號(hào)驅(qū)動(dòng)其完成指定的存取操作。 讀寫電路 ：根據(jù) CPU發(fā)出的讀寫控制命令， 控制對(duì)存儲(chǔ)單元的讀寫。 數(shù)據(jù)寄存器 ：暫存需要寫入或讀出的數(shù)據(jù)。 數(shù)據(jù)寄存器是存儲(chǔ)器與計(jì)算機(jī)其它功能部

9、件聯(lián) 系的橋梁。 2021/1/24 16 時(shí)序控制電路 ：用于接收來自 CPU的讀寫控制 信號(hào)，產(chǎn)生存儲(chǔ)器操作所需的各種時(shí)序控制信號(hào)， 控制存儲(chǔ)器完成指定的操作。如果存儲(chǔ)器采用異 步控制方式，當(dāng)一個(gè)存取操作完成后，該控制電 路還應(yīng)給出存儲(chǔ)器操作完成（ MFC）信號(hào)。 2021/1/24 17 2. 主存與 CPU的連接及主存的操作 主存儲(chǔ)器用于存放 CPU正在運(yùn)行的程序和數(shù)據(jù)。 主存與 CPU之間通過總線進(jìn)行連接。 2021/1/24 18 主存的操作過程 MAR：地址寄存器 MDR：數(shù)據(jù)寄存器 CPU 讀操作（取操作） 地址 （ MAR） AB MEM 讀命令 （ Read） CB MEM

10、 MEM 存儲(chǔ)單元內(nèi)容 （ M） DB MDR CPU 寫操作（存操作） 地址 （ MAR） AB MEM 寫命令 （ Write） CB MEM MEM 存儲(chǔ)單元 M DB MDR 2021/1/24 19 CPU與主存之間的數(shù)據(jù)傳送，可采用同步控制方 式，也可采用異步控制方式。 同步控制方式 ：數(shù)據(jù)傳送在固定的時(shí)間間隔內(nèi) 完成。即在一個(gè)存取周期內(nèi)完成。 異步控制方式 ：數(shù)據(jù)傳送的時(shí)間不固定，存儲(chǔ) 器在完成讀 /寫操作后，需向 CPU回送 “ 存儲(chǔ)器 功能完成 ” 信號(hào)（ MFC），表示一次數(shù)據(jù)傳送完 成。 目前多數(shù)計(jì)算機(jī)采用同步方式控制 CPU與主存之 間的數(shù)據(jù)傳送。 由于異步控制方式允許

11、不同速度的設(shè)備進(jìn)行信 息交換，所以多用于 CPU與外設(shè)的數(shù)據(jù)傳送中。 2021/1/24 20 4.1.3 存儲(chǔ)器的主要性能指標(biāo) 衡量主存的性能指標(biāo)主要有： 1存儲(chǔ)容量：存儲(chǔ)器所能存儲(chǔ)的二進(jìn)制信息總量。 存儲(chǔ)容量的表示： 用存儲(chǔ)單元數(shù)與每個(gè)單元的位數(shù)的乘積表示。 如： 512k 16位，表示主存有 512k個(gè)單元，每個(gè) 單元為 16位。 在以字節(jié)為編址單位的機(jī)器中，常用字節(jié)表示 存儲(chǔ)容量，例如 4MB、 16MB分別表示主存可容納 4 兆個(gè)字節(jié) (MB)信息和 16兆個(gè)字節(jié)信息。 2021/1/24 21 存儲(chǔ)容量的主要計(jì)量單位： 1K 210 1024 1M 220 1024K 104857

12、6 1G 230 1024M 1073741824 容量與存儲(chǔ)器地址線的關(guān)系 1K 210 需要 10根地址線 1M 220 需要 20根地址線 256M 228 需要 28根地址線 2021/1/24 22 2速度 由于主存的速度慢于 CPU速度，所以主存速度直接 影響著 CPU執(zhí)行指令的速度。因此，速度是主存的 一項(xiàng)重要技術(shù)指標(biāo)。 取數(shù)時(shí)間 （存儲(chǔ)器訪問時(shí)間 TA） 從啟動(dòng)一次存儲(chǔ)器存取操作到完成該操作所需 的全部時(shí)間。 即從接到 CPU發(fā)出的讀 /寫命令和地址信號(hào)到數(shù)據(jù) 讀入 MDR/從 MDR寫入 MEM所需的時(shí)間。 讀出時(shí)間 ：從存儲(chǔ)器接到有效地址開始到產(chǎn)生有 效輸出所需的時(shí)間。 寫

13、入時(shí)間 ：從存儲(chǔ)器接到有效地址開始到數(shù)據(jù)寫 入被選中單元為止所需的時(shí)間。 2021/1/24 23 存取周期 （存儲(chǔ)周期、讀寫周期 TM） 存儲(chǔ)器相鄰兩次存取操作所需的最小時(shí)間間隔。 由于存儲(chǔ)器一次存取操作后，需有一定的恢復(fù)時(shí) 間，所以存儲(chǔ)周期 TM大于取數(shù)時(shí)間 TA。 半導(dǎo)體存儲(chǔ)器 TM TA 一定的恢復(fù)時(shí)間 MOS型存儲(chǔ)器的 TM約 100ns 雙極型 TTL存儲(chǔ)器的 TM約 10ns 2021/1/24 24 帶寬 （ 存儲(chǔ)器數(shù)據(jù)傳輸率 、頻寬 Bm） 存儲(chǔ)器單位時(shí)間所存取的二進(jìn)制信息的位數(shù)。 帶寬等于存儲(chǔ)器總線寬度除以存取周期。 W：存儲(chǔ)器總線的寬度，對(duì)于單體存儲(chǔ)器， W就 是數(shù)據(jù)總線

14、的根數(shù)。 帶寬的單位：兆字節(jié) /秒 提高存儲(chǔ)器速度的途徑 提高總線寬度 W，如采用多體交叉存儲(chǔ)方 式。 減少 TM，如引入 Cache。 MT WBm 2021/1/24 25 整數(shù)邊界存儲(chǔ) 當(dāng)計(jì)算機(jī)具有多種信息長(zhǎng)度（ 8位、 16 位、 32位等），則應(yīng)當(dāng)按存儲(chǔ)周期的最 大信息傳輸量為界（ Bm為界），保證數(shù) 據(jù)都能在一個(gè)存儲(chǔ)周期內(nèi)存取完畢。 如，設(shè) 32位字長(zhǎng)計(jì)算機(jī)的一個(gè)存儲(chǔ)周期 內(nèi)可傳輸 64位的信息，且可傳輸 8位、 16位、 32位、 64位等不同長(zhǎng)度信息。 請(qǐng)給出 1個(gè) 8位、 2個(gè) 16位、 2個(gè) 32位、 1 個(gè) 64位等信息的存儲(chǔ)地址。 2021/1/24 26 1. 無邊界

15、情況 0000H 0008H 0010H 64位 /存儲(chǔ)周期 0020H 0018H 2021/1/24 27 無邊界的問題 若地址分配不合理的話，則會(huì)出現(xiàn)兩個(gè) 周期才能將數(shù)據(jù)傳送完畢。 如上圖的第 1個(gè) 16位、第 2個(gè) 32位和 64 位都需兩個(gè)存儲(chǔ)周期。 速度下降！ 2021/1/24 28 2. 整數(shù)邊界情況 0000H 0008H 0010H 64位 /存儲(chǔ)周期 0020H 0018H 2021/1/24 29 整數(shù)邊界地址安排 1字節(jié) XXXX XXXXXB 16位（半字） XXXX XXXX0B 32位（單字） XXXX XXX00B 64位（雙字） XXXX XX000B 20

16、21/1/24 30 整數(shù)的問題 空間浪費(fèi)！ 但隨著半導(dǎo)體存儲(chǔ)器的擴(kuò)容， 以空間換取速度勢(shì)在必行 2021/1/24 31 3價(jià)格 存儲(chǔ)器的價(jià)格常用每位的價(jià)格來衡量。 設(shè)存儲(chǔ)器容量為 S位，總價(jià)格為 C總 ，每位價(jià)格為 c c C總 /S C總 不僅包含存儲(chǔ)器組件本身的價(jià)格，也包括為該 存儲(chǔ)器操作服務(wù)的外圍電路的價(jià)格。 存儲(chǔ)器的總價(jià)格與存儲(chǔ)容量成正比，與存儲(chǔ)周期 成反比。 除上述三個(gè)指標(biāo)外，影響存儲(chǔ)器性能的還有功耗、 可靠性等因素。 2021/1/24 32 容量、速度、價(jià)格三個(gè)指標(biāo)是相互矛盾、相互 制約的。高速的存儲(chǔ)器往往價(jià)格也高，因而容 量也不可能很大。 為了較好地解決存儲(chǔ)器容量、速度與價(jià)

17、格之間 的矛盾，在現(xiàn)代計(jì)算機(jī)系統(tǒng)中，通常都是通過 輔助軟、硬件，將不同容量、不同速度、不同 價(jià)格的多種類型的存儲(chǔ)器組織成統(tǒng)一的整體。 即構(gòu)成存儲(chǔ)器系統(tǒng)的多級(jí)層次結(jié)構(gòu)。 存儲(chǔ)器系統(tǒng)的多級(jí)層次結(jié)構(gòu)通常是由三級(jí)存儲(chǔ) 器組成，即 Cache 主存 輔存 4.1.4 存儲(chǔ)器系統(tǒng)的層次結(jié)構(gòu) 2021/1/24 33 存儲(chǔ)器層次結(jié)構(gòu) 輔助軟硬件 輔助硬件 2021/1/24 34 主存 輔存層次 主要解決容量問題 。大量的信息存放在 大容量的輔助存儲(chǔ)器中，當(dāng)需要使用這 些信息時(shí)，借助輔助軟、硬件，自動(dòng)地 以頁或段為單位成批調(diào)入主存中。 Cache 主存層次 主要解決速度問題 。通過輔助硬件，把 主存和 Ca

18、che構(gòu)成統(tǒng)一整體，使它具有接 近 Cache的速度、主存的容量和接近于主 存的平均價(jià)格。 多級(jí)存儲(chǔ)層次 2021/1/24 35 2021/1/24 36 4.2 半導(dǎo)體隨機(jī)存儲(chǔ)器 通常使用的半導(dǎo)體存儲(chǔ)器分為隨機(jī)存取 存儲(chǔ)器（ Random Access Memory， RAM）和只讀存儲(chǔ)器（ Read-Only Memory， ROM）。它們各自又有許多 不同的類型。 2021/1/24 37 4.2.1 半導(dǎo)體存儲(chǔ)器的分類 1. 隨機(jī)存取存儲(chǔ)器 由于大多數(shù)隨機(jī)存取存儲(chǔ)器在斷電后會(huì) 丟失其中存儲(chǔ)的內(nèi)容，故這類隨機(jī)存取 存儲(chǔ)器又被稱為易失性存儲(chǔ)器。由于隨 機(jī)存取存儲(chǔ)器可讀可寫 ,有時(shí)它們又被

19、稱 為可讀寫存儲(chǔ)器。隨機(jī)存取存儲(chǔ)器分為 三類：靜態(tài) RAM、動(dòng)態(tài) RAM和非易失性 RAM。 2021/1/24 38 1) 靜態(tài) RAM 靜態(tài) RAM（ Static RAM, SRAM）中的每一 個(gè)存儲(chǔ)單位都由一個(gè)觸發(fā)器構(gòu)成，因此可以存 儲(chǔ)一個(gè)二進(jìn)制位，只要不斷電就可以保持其中 存儲(chǔ)的二進(jìn)制數(shù)據(jù)不丟失。使用觸發(fā)器作為存 儲(chǔ)單位的問題是，每個(gè)存儲(chǔ)單位至少需要 6個(gè) MOS管來構(gòu)造一個(gè)觸發(fā)器，以便存儲(chǔ)一位二進(jìn) 制信息，所以 SRAM存儲(chǔ)芯片的存儲(chǔ)密度較低， 即每塊芯片的存儲(chǔ)容量不會(huì)太大。 2021/1/24 39 2) 動(dòng)態(tài) RAM 在 1970年， Intel公司推出了世界上第 一塊動(dòng)態(tài) R

20、AM（ Dynamic RAM， DRAM）芯片，其容量為 1024位，它使 用一個(gè) MOS管和一個(gè)電容來存儲(chǔ)一位二 進(jìn)制信息。用電容來存儲(chǔ)信息減少了構(gòu) 成一個(gè)存儲(chǔ)單位所需要的晶體管的數(shù)目。 但由于電容本身不可避免地會(huì)產(chǎn)生漏電， 因此 DRAM存儲(chǔ)器芯片需要頻繁的刷新 操作，但 DRAM的存儲(chǔ)密度大大提高了。 2021/1/24 40 3) 非易失性 RAM 一般情況下，不論 DRAM還是 SRAM都 是易失性的，即斷電后存儲(chǔ)的信息會(huì)丟 失掉。而有一類 RAM是非易失性的，稱 為非易失性 RAM（ NonVolatile RAM， NV-RAM）。和其它 RAM一樣， NV- RAM允許 CP

21、U對(duì)其進(jìn)行隨機(jī)讀寫，同時(shí) 又象 ROM一樣，斷電后內(nèi)容不會(huì)丟失。 2021/1/24 41 為了在斷電后保存其中的內(nèi)容， NV-RAM芯 片使用了下面的技術(shù)： （ 1）它使用由 CMOS構(gòu)成的功耗極低的 SRAM存儲(chǔ)單元。 （ 2）內(nèi)部使用鋰電池作為后備電源。 （ 3）使用一個(gè)智能控制電路。這個(gè)電路的主 要作用是一直監(jiān)控著芯片 VCC引腳，即監(jiān)視芯 片外部的電能供給是否存在，若 VCC引腳提供 的電能過低，使其無法正常地保持芯片中所存 儲(chǔ)的內(nèi)容，控制電路則自動(dòng)切換到內(nèi)部電源， 啟用鋰電池對(duì)芯片供電。 2021/1/24 42 2. 只讀存儲(chǔ)器 只讀存儲(chǔ)器的特點(diǎn)是，在系統(tǒng)斷電以后，只 讀存儲(chǔ)器中

22、所存儲(chǔ)的內(nèi)容不會(huì)丟失。因此只 讀存儲(chǔ)器是非易失性存儲(chǔ)器。只讀存儲(chǔ)器的 類型多種多樣，如可編程 ROM、紫外光擦 除可編程 ROM、電擦除可編程 ROM、閃爍 可擦除可編程 ROM和掩模 ROM。下面對(duì)它 們分別作出簡(jiǎn)要說明。 2021/1/24 43 1) 可編程 ROM 可編程 ROM（ Programmable ROM， PROM）是一種提供給用戶，把他們要 寫入的信息 “ 燒 ” 入其中的 ROM。 PROM為一次可編程 ROM（ One Time Programmable ROM， OTPROM）。對(duì) PROM寫入信息需要 用一個(gè)叫 ROM編程器的特殊設(shè)備來實(shí) 現(xiàn)這個(gè)過程。 2021/

23、1/24 44 2) 用紫外光實(shí)現(xiàn)擦除的 PROM 人們發(fā)明用紫外光實(shí)現(xiàn)擦除的 PROM（ Erasable Programmable ROM， EPROM） 的目的是要使已寫入 PROM中的信 息能被修改。這使得 EPROM與 PROM有本質(zhì)的不同。 EPROM芯片 可被編程、擦除幾千次。 2021/1/24 45 3) 用電實(shí)現(xiàn)擦除的 PROM 與 EPROM比，用電實(shí)現(xiàn)擦除的 PROM （ Electrically Erasable Programmable ROM， EEPROM）有許 多優(yōu)勢(shì)。其一它是用電來擦除原有信息， 因此可實(shí)現(xiàn)瞬間擦除，不像 UV-EPROM需 要 20分鐘左右

24、的擦除時(shí)間。此外，使用者 還可以有選擇地擦除某個(gè)具體字節(jié)單元內(nèi) 的內(nèi)容，而不像 UV-EPROM那樣，擦除的 是整個(gè)芯片的所有內(nèi)容。 2021/1/24 46 4) 閃爍可編程可擦除 ROM 閃爍可編程可擦除 ROM（ flash memory EPROM），簡(jiǎn)稱閃存。從二 十世紀(jì)九十年代早期開始，閃存就成為 了大受歡迎的用戶可編程存儲(chǔ)芯片。由 于閃存是用電擦除的，它又被稱為閃爍 電擦除可編程 ROM。要使閃存替代硬盤， 有兩個(gè)問題必須解決，其一是成本因素， 即同等容量的 “ U盤 ” 價(jià)格要與同等容量 的硬盤價(jià)格相差不大；其二是閃存可擦 寫的次數(shù)必須象硬盤一樣在理論上是無 限的。 2021/

25、1/24 47 5) 掩膜 ROM 掩膜 ROM中的內(nèi)容是由半導(dǎo)體存儲(chǔ)芯片制 造廠家，在制造該芯片時(shí)，直接寫入 ROM 中的，即掩膜 ROM不是用戶可編程 ROM。 2021/1/24 48 4.2.2 隨機(jī)存取存儲(chǔ)器的結(jié)構(gòu)及工作原理 1. 半導(dǎo)體存儲(chǔ)器芯片的結(jié)構(gòu)及實(shí)例 一個(gè)存儲(chǔ)單元電路存儲(chǔ)一位二進(jìn)制信息。 把大量存儲(chǔ)單元電路按一定的形式排列 起來，即構(gòu)成存儲(chǔ)體。存儲(chǔ)體一般都排 列成陣列形式，所以又稱作存儲(chǔ)陣列。 把存儲(chǔ)體及其外圍電路 (包括地址譯碼與 驅(qū)動(dòng)電路、讀寫放大電路及時(shí)序控制電 路等 )集成在一塊硅片上，稱為存儲(chǔ)器組 件。 2021/1/24 49 存儲(chǔ)器芯片 （ 存儲(chǔ)器組件 ） 把

26、存儲(chǔ)體及其外圍電路（包括地址譯碼 與驅(qū)動(dòng)電路、讀寫放大電路及時(shí)序控制 電路等 )）集成在一塊硅片上，稱為存儲(chǔ) 器芯片。 存儲(chǔ)器芯片一般做成雙列直插形式，有 若干引腳引出地址線、數(shù)據(jù)線、控制線 及電源與地線等。 半導(dǎo)體存儲(chǔ)器芯片一般有兩種結(jié)構(gòu)：字 片式結(jié)構(gòu)和位片式結(jié)構(gòu)。 2021/1/24 50 存儲(chǔ)器芯片 An 1 0 Dm 1 0 R/W CS 電源 地線 2021/1/24 51 字片式結(jié)構(gòu)的存儲(chǔ)器芯片 （ 64字 8位） 2021/1/24 52 單譯碼方式 （一維譯碼）：訪存地址僅進(jìn)行一 個(gè)方向譯碼的方式。 每個(gè)存儲(chǔ)單元電路接出一根字線和兩根位線。 存儲(chǔ)陣列的每一行組成一個(gè)存儲(chǔ)單元，存

27、放一 個(gè) 8位的二進(jìn)制字。 一行中所有單元電路的字線聯(lián)在一起，接到地 址譯碼器的對(duì)應(yīng)輸出端。 6位訪存地址經(jīng)地址譯碼器譯碼選中某一輸出 端有效時(shí)，與該輸出端相聯(lián)的一行中的每個(gè)單 元電路同時(shí)進(jìn)行讀寫操作，實(shí)現(xiàn)一個(gè)字的同時(shí) 讀 /寫。 2021/1/24 53 存儲(chǔ)體中共有 64個(gè)字，每個(gè)字為 8位，排成 64 8的陣列。 存儲(chǔ)芯片共需 6根地址線， 8根數(shù)據(jù)線，一次可 讀出一個(gè)字節(jié)。 存儲(chǔ)體中所有存儲(chǔ)單元的相同位組成一列，一 列中所有單元電路的兩根位線分別連在一起， 并使用一個(gè)讀 /寫放大電路。讀 /寫放大電路與 雙向數(shù)據(jù)線相連。 2021/1/24 54 讀 /寫控制線 R/W ：控制存儲(chǔ)芯片

28、的讀 /寫操作。 片選控制線 CS： CS 為低電平時(shí)，選中芯片工作； CS 為高電平時(shí)，芯片不被選中。 CS CS WR/ 操作 0 0 寫 0 1 讀 1 未選中 CS WR/ CS 2021/1/24 55 字片式結(jié)構(gòu)存儲(chǔ)器芯片，由于采用單譯碼方案， 有多少個(gè)存儲(chǔ)字，就有多少個(gè)譯碼驅(qū)動(dòng)電路， 所需譯碼驅(qū)動(dòng)電路多。 雙譯碼方式 （ 二維譯碼）：采用行列譯碼的方 式，位于選中的行和列的交叉處的存儲(chǔ)單元被 唯一選中。 采用雙譯碼方式的存儲(chǔ)芯片即位片式結(jié)構(gòu)存儲(chǔ) 器芯片 2021/1/24 56 位片式結(jié)構(gòu)的存儲(chǔ)器芯片 （ 4K 1位） 2021/1/24 57 4096個(gè)存儲(chǔ)電路，排列成 64

29、64的陣列。 4096個(gè)單元需 12位地址。將 12位地址分為 6位行 地址和 6位列地址。 對(duì)于給定的訪存地址，經(jīng)行、列譯碼后，選中 一根行地址選擇線和列地址選擇線有效。 行地址選擇線選中一行中的 64個(gè)存儲(chǔ)電路進(jìn)行 讀寫操作。 列地址選擇線用于選擇 64個(gè)多路轉(zhuǎn)接開關(guān)，控 制各列是否能與讀 /寫電路的接通。 每個(gè)多路轉(zhuǎn)接開關(guān)由兩個(gè) MOS管組成，控制一列 中的 64個(gè)存儲(chǔ)電路的位線與讀 /寫電路的接通。 2021/1/24 58 當(dāng)選中存儲(chǔ)芯片工作時(shí)，首先給定訪存地址， 并給出片選信號(hào) CS 和讀寫信號(hào) R/W 6行列地 址，被選的行、列選擇線的交叉處的存儲(chǔ)電路 被唯一地選中，讀出或?qū)懭胍?/p>

30、位二進(jìn)制信息。 采用雙譯碼方案，對(duì)于 4096個(gè)字只需 128個(gè)譯 碼驅(qū)動(dòng)電路。而若采用單譯碼方案， 4096個(gè)字 將需 4096個(gè)譯碼驅(qū)動(dòng)電路。 CS WR/ 2021/1/24 59 2. 存儲(chǔ)器芯片舉例 1） Intel 2114芯片 Intel 2114 是 1K 4位的靜態(tài) MOS存儲(chǔ)器芯片。 采用 N MOS工藝制作，雙列直插式封裝。共 18 個(gè)引腳。 A9 A0： 10根地址線，用于尋址 1024個(gè)存儲(chǔ)單 元 I/O4 I/O1： 4根雙向數(shù)據(jù)線 CS ：片選信號(hào)線 WE ：讀 /寫控制線 +5V： 5V電源線 GND：地線 CS WE 2021/1/24 60 三態(tài)門 X0 X

31、63 Y0 Y15 2021/1/24 61 2114芯片由存儲(chǔ)體、地址緩沖器、地址譯碼器、 讀 /寫控制電路及三態(tài)輸入輸出緩沖器組成。 存儲(chǔ)體中共有 4096個(gè)六管存儲(chǔ)單元電路，排列 成 64 64陣列。 地址譯碼采用二維譯碼結(jié)構(gòu)， 10位地址碼分成 兩組， A8 A3作為 6位行地址，經(jīng)行地址譯碼器 驅(qū)動(dòng) 64根行選擇線。 A2 A0及 A9作為 4位列地址， 經(jīng)列地址譯碼器驅(qū)動(dòng) 16根列選擇線，每根列選 擇線同時(shí)選中 64列中的 4列，控制 4個(gè)轉(zhuǎn)接電路， 控制被選中的 4列存儲(chǔ)電路的位線與 I/O電路的 接通。被選的行選擇線與列選擇線的交叉處的 4個(gè)存儲(chǔ)電路，就是所要訪問的存儲(chǔ)字。 4

32、個(gè)存 儲(chǔ)電路對(duì)應(yīng)一個(gè)字的 4位。 2021/1/24 62 2021/1/24 63 在存儲(chǔ)體內(nèi)部的陣列結(jié)構(gòu)中，存儲(chǔ)器的讀 /寫 操作由片選信號(hào) CS 與讀 /寫控制信號(hào) WE 控 制。 CS 為高電平時(shí)，輸入與輸出的三態(tài)門均關(guān)閉， 不能與外部的數(shù)據(jù)總線交換信息。 CS 為低電平時(shí)，芯片被選中工作， 若 WE 為低電平，則打開 4個(gè)輸入三態(tài)門，數(shù) 據(jù)總線上的信息被寫入被選的存儲(chǔ)單元； 若 WE 為高電平，打開 4個(gè)輸出三態(tài)門，從被 選的存儲(chǔ)單元中讀出信息并送到數(shù)據(jù)總線上。 CS WE CS CS WE WE 2021/1/24 64 2114的讀、寫周期 在與 CPU連接時(shí)， CPU的控制信號(hào)

33、與存儲(chǔ)器的讀、 寫周期之間的配合問題是非常重要的。 對(duì)于已知的 RAM存儲(chǔ)片，讀寫周期是已知的。 讀周期 讀出時(shí)間 tA：從給出有效地址后，經(jīng)過譯碼、驅(qū) 動(dòng)電路的延遲，到讀出選中單元的內(nèi)容，再經(jīng) 過 I/O電路延遲后，在外部數(shù)據(jù)總線上穩(wěn)定出現(xiàn) 所讀數(shù)據(jù)信息所需的時(shí)間。 片選到數(shù)據(jù)輸出延遲時(shí)間 tco：從 CS 給出并有 效 (低電平 )，到存儲(chǔ)器讀出的數(shù)據(jù)穩(wěn)定地送到 外部數(shù)據(jù)總線上所需要的時(shí)間。 CS 2021/1/24 65 讀周期 tRC ：存儲(chǔ)芯片進(jìn)行兩次連續(xù)讀操作時(shí)所 必須間隔的時(shí)間。 tRCt A CPU訪問存儲(chǔ)器讀數(shù)據(jù)時(shí)，從給出地址有效起，只 有經(jīng)過 tA長(zhǎng)的時(shí)間才能在數(shù)據(jù)總線上可

34、靠的獲得 數(shù)據(jù)，而連續(xù)的讀數(shù)操作必須保留間隔時(shí)間 tRC。 否則存儲(chǔ)器無法正常工作， CPU的讀數(shù)操作就失效。 2021/1/24 66 寫周期 要使數(shù)據(jù)總線上的信息能夠可靠地寫入存儲(chǔ)器， 必須要求片選 CS 和寫命令 WE 信號(hào)都為低。其 相 “ 與 ” 的寬度至少應(yīng)為 tW 寫數(shù)時(shí)間 tW：片選 CS 和寫命令 WE 信號(hào)均為低的 時(shí)間。 滯后時(shí)間 tAW：在有效寫入數(shù)據(jù)出現(xiàn)前， RAM的數(shù)據(jù) 線上存在著前一時(shí)刻的數(shù)據(jù) DOUT，故在地址線發(fā)生 變化后， CS 、 WE 均需滯后 tAW才能有效，以避免 將無效數(shù)據(jù)寫入到 RAM中。 寫恢復(fù)時(shí)間 tWR： WE 變?yōu)楦唠娖胶?，需再?jīng)過 tW

35、R時(shí) 間，地址信號(hào)才允許改變。 為了保證有效數(shù)據(jù)的可靠地寫入，地址有效的時(shí) 間至少應(yīng)為 tAW tW tWR。 CS WE CS WE CS WE WE 2021/1/24 67 寫周期 tWC：對(duì)芯片進(jìn)行連續(xù)兩次寫操作的最小間隔時(shí)間。 tWC tAW tW tWR 為保證數(shù)據(jù)可靠寫入， CPU送至 RAM的寫入數(shù)據(jù) DIN必須在 CS 、 WE 失效前的 tDW時(shí)刻出現(xiàn)，并延續(xù)一段時(shí)間 tDH（此刻 地址線仍有效， tWR tDH）。 CS WE 2021/1/24 68 例： SRAM的寫入時(shí)序圖。其中 R/W是讀 /寫命令控 制線，當(dāng) R/W線為低電平時(shí)，存儲(chǔ)器按給定地址把 數(shù)據(jù)線上的數(shù)

36、據(jù)寫入存儲(chǔ)器。請(qǐng)指出圖中寫入時(shí) 序中的錯(cuò)誤，并畫出正確的寫入時(shí)序圖。 2021/1/24 69 解：寫入存儲(chǔ)器的時(shí)序信號(hào)必須同步。 通常，當(dāng) R/W線加負(fù)脈沖時(shí)，地址線和數(shù) 據(jù)線的電平必須是穩(wěn)定的。當(dāng) R/W線達(dá)到 低電平時(shí)，數(shù)據(jù)立即被存儲(chǔ)。因此，當(dāng) R/W線處于低電平時(shí)，如果數(shù)據(jù)線改變了 數(shù)值，那么存儲(chǔ)器將存儲(chǔ)新的數(shù)據(jù)。 同樣，當(dāng) R/W線處于低電平時(shí)地址線如果 發(fā)生了變化，那么同樣數(shù)據(jù)將存儲(chǔ)到新 的地址或。 2021/1/24 70 2） TMS4116芯片 TMS4116是由單管動(dòng)態(tài) MOS存儲(chǔ)單元電路構(gòu)成的 隨機(jī)存取存儲(chǔ)器芯片。 容量為 16k 1位。 16k的存儲(chǔ)器應(yīng)有 14根地址線

37、，為了節(jié)省引腳， 該芯片只使用 7根地址線 A6 A0，采用分時(shí)復(fù)用 技術(shù)，分兩次把 14位地址送入芯片。 行地址選通信號(hào) RAS ：用于將低 7位地址 A6 A0打入行地址緩沖器鎖存。 列地址選通信號(hào) CAS ：用于將高 7位地址 A13 A7，打入列地址緩沖器鎖存。 RAS CAS 2021/1/24 71 2021/1/24 72 16k 1位共 16384個(gè)單管 MOS存儲(chǔ)單元電路，排 列成 128 128的陣列，并將其分為兩組，每組 為 64行 128列。 每根行選擇線控制 128個(gè)存儲(chǔ)電路的字線。列 選擇線控制讀出再生放大器與 I/O緩沖器的接 通，控制數(shù)據(jù)的讀出或?qū)懭搿?每一根列

38、選擇線控制一個(gè)讀出再生放大器， 128列共有 128個(gè)讀生再生放大器，一列中的 128個(gè)存儲(chǔ)電路分為兩組，每 64個(gè)存儲(chǔ)電路為 一組，兩組存儲(chǔ)電路的位線分別接入讀出再生 放大器的兩端。 2021/1/24 73 2021/1/24 74 存儲(chǔ)器的讀出 行地址經(jīng)行地址譯碼選中某一根行線有效，接 通此行上的 128個(gè)存儲(chǔ)電路中的 MOS管，使電容 所存信息分別送到 128個(gè)讀出再生放大器放大。 同時(shí)，經(jīng)放大后的信息又回送到原電路進(jìn)行重 寫，使信息再生。 列地址經(jīng)列地址譯碼選中某根列線有效，接通 相應(yīng)的列控制門，將該列上讀出放大器輸出的 信息送入 I/O緩沖器，經(jīng)數(shù)據(jù)輸出寄存器輸出 到數(shù)據(jù)總線上。

39、存儲(chǔ)器的寫入 首先將要寫入的信息由數(shù)據(jù)輸入寄存器經(jīng) I/O 緩沖器送入被選列的讀出再生放大器中，然后 再寫入行、列同時(shí)被選中的存儲(chǔ)單元。 2021/1/24 75 2021/1/24 76 TMS4116的刷新 當(dāng)某個(gè)存儲(chǔ)單元被選中進(jìn)行讀 /寫操作時(shí)， 該單元所在行的其余 127個(gè)存儲(chǔ)電路也將 自動(dòng)進(jìn)行一次讀出再生操作，即完成一 次刷新操作。 TMS4116的刷新是按行進(jìn)行的，每次只加 行地址，不加列地址，即可實(shí)現(xiàn)被選行 上的所有存儲(chǔ)電路的刷新。即一次可以 刷新 128個(gè)存儲(chǔ)單元電路。 2021/1/24 77 讀出再生放大器電路 2021/1/24 78 放大器由 T1、 T2、 T3、 T

40、4組成， T6、 T7與 Cs是 兩個(gè)預(yù)選單元，由 XW1與 XW2控制。 讀寫前 ，先使兩個(gè)預(yù)選單元中的電容 Cs預(yù)充 電到 0與 1電平的中間值，并使控制信號(hào) 1 0， 2 1，使 T3、 T4截止， T5導(dǎo)通，使讀 出放大器兩端 Wl、 W2處于相同電位。 2021/1/24 79 讀出時(shí) ，先使 2 0， T5截止。放大器處于 不穩(wěn)定平衡狀態(tài)。這時(shí)使 1 1， T3、 T4導(dǎo) 通， T1、 T2、 T3、 T4構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，其 穩(wěn)定狀態(tài)取決于 W1、 W2兩點(diǎn)電位。 設(shè)選中的行選擇線處于讀出放大器右側(cè) （如行 65），同時(shí)使處于讀出放大器另一 側(cè)的預(yù)選單元選擇線有效（如 XW1 1

41、）。這 樣，在放大器兩側(cè)的位線 W1和 W2上將有不同 電位： 預(yù)選單元側(cè)具有 0與 1電平的中間值 被選行側(cè)具有所存信息的電平值 0或 1。 2021/1/24 80 若選中存儲(chǔ)電路原存 “ 1”，則 W2電位高于 W1 的電位。使 T1導(dǎo)通， T2截止，因而 W2端輸出 高電平，經(jīng) I/O緩沖器輸出 “ 1”信息，并且 W2 的高電平使被選存儲(chǔ)電路的電容充電，實(shí)現(xiàn) 信息再生。 若選中存儲(chǔ)電路原存 “ 0”，則 W2電位低于 W1 的電位。使 T1截止， T2導(dǎo)通，因而 W2端輸出 低電平，經(jīng) I/O緩沖器輸出 “ 0”信息，并回 送到原電路，使信息再生。 2021/1/24 81 寫入時(shí)

42、，在 T3、 T4開始導(dǎo)通的同時(shí)，將待 寫信息加到 W2上。 寫 1： W2加高平，將被選電路的存儲(chǔ)電容 充電為有電荷，實(shí)現(xiàn)寫 1。 寫 0： W2為低電平，使被選電路的存儲(chǔ)電 容放電為無電荷，實(shí)現(xiàn)寫 0。 2021/1/24 82 4116芯片的讀、寫周期時(shí)序 在讀周期中，行地址必須在 RAS有效前有 效，列地址必須在 CAS有效前有效，并且 在 CAS到來之前， WE必須為高電平，并保 持到 CAS結(jié)束之后。 在寫周期中，當(dāng) WE有效之后，所加的 DIN 信號(hào)必須保持到 CAS變?yōu)榈碗娖街螅?RAS、 CAS和 WE全部有效時(shí)，將 DIN數(shù)據(jù)寫 入被選的存儲(chǔ)單元。 2021/1/24 8

43、3 讀周期（列選通下降沿觸發(fā)） 2021/1/24 84 寫周期（列選通下降沿觸發(fā)） 2021/1/24 85 典型 RAM芯片實(shí)例 2021/1/24 86 4.2.3 半導(dǎo)體存儲(chǔ)器的組成 由于一塊存儲(chǔ)器芯片的容量總是有限的，因此 一個(gè)存儲(chǔ)器總是由一定數(shù)量的存儲(chǔ)器芯片構(gòu)成。 要組成一個(gè)主存儲(chǔ)器，需要考慮的問題： 如何選擇芯片 根據(jù)存取速度、存儲(chǔ)容量、電源 電壓、功耗 及成本等方面的要求進(jìn)行芯片的選擇。 所需的芯片數(shù)量： 2021/1/24 87 例：用 2114芯片組成 32K 8位的存儲(chǔ)器，所需 2114芯片數(shù)為： 如何把許多芯片連接起來。 通常存儲(chǔ)器芯片在單元數(shù)和位數(shù)方面都與實(shí)際 存儲(chǔ)器

44、要求有很大差距，所以需要在字方向和 位方向兩個(gè)方面進(jìn)行擴(kuò)展。 2021/1/24 88 1位擴(kuò)展 當(dāng)芯片的單元數(shù)滿足存儲(chǔ)器單元數(shù)的要求，但單 元中的位數(shù)不滿足要求時(shí)，需要進(jìn)行位擴(kuò)展。 位擴(kuò)展 ： 只進(jìn)行位數(shù)擴(kuò)展（加大字長(zhǎng)）。 采用 位擴(kuò)展時(shí)， 芯片的單元數(shù)（字?jǐn)?shù)）與存儲(chǔ)器 的單元數(shù)是一致的。 位擴(kuò)展的連接方式 ： 將所有存儲(chǔ)器芯片的地址線、片選信號(hào)線和讀 /寫控制線均對(duì)應(yīng)的并接在一起，連接到地址和 控制總線的對(duì)應(yīng)位上。 將各芯片的數(shù)據(jù)線單獨(dú)列出，分別接到數(shù)據(jù)總 線的對(duì)應(yīng)位。 2021/1/24 89 例：用 2114存儲(chǔ)器芯片構(gòu)成 1K 8位的存儲(chǔ)器。 2114為 1K 4位的芯片，現(xiàn)存儲(chǔ)器要

45、求容量為 1K 8位，單元數(shù)滿足，位數(shù)不滿足，需要 1K 8/1K 4 2片 2114來構(gòu)成存儲(chǔ)器。 1K 8位的存儲(chǔ)器共需 8根數(shù)據(jù)線 D7 D0，兩片 2114 各自的 4根數(shù)據(jù)線分別用于連接 D7 D4和 D3 D0。 2114本身具有 10根地址線，稱為片內(nèi)地址線，與 存儲(chǔ)器要求的 10根地址線一致，所以只要將他們 并接起來即可。 電路中 CPU的讀 /寫控制線（ R/W）與 2114的 WE 信 號(hào)并接。 MREQ 為 CPU的訪存請(qǐng)求信號(hào)，作為 2114 的片選信號(hào)連接到 CS 上。 2021/1/24 90 2021/1/24 91 2字?jǐn)U展 當(dāng)芯片單元中的的位數(shù)滿足存儲(chǔ)器位數(shù)的

46、要求，但芯片的 單元數(shù)不滿足存儲(chǔ)器單元數(shù)要求時(shí)，需要進(jìn)行字?jǐn)U展。 字?jǐn)U展 ：僅是單元數(shù)（字?jǐn)?shù)）擴(kuò)展，而位數(shù)不變。 采用 字?jǐn)U展時(shí)， 芯片單元中的位數(shù)與存儲(chǔ)器的數(shù)據(jù)位數(shù)是 一致的。 字?jǐn)U展的連接方式 ： 將所有芯片的地址線、數(shù)據(jù)線、讀 /寫控制線均對(duì)應(yīng)地 并接在一起，連接到地址、數(shù)據(jù)、控制總線的對(duì)應(yīng)位上。 由片選信號(hào)區(qū)分被選芯片。 片選信號(hào) ：通常由高位地址經(jīng)譯碼進(jìn)行控制。 高位地址 ：存儲(chǔ)器總地址減去芯片內(nèi)部尋址的地址得到的 地址。 2021/1/24 92 例：用 16K 8位的存儲(chǔ)器芯片構(gòu)成 64K 8位的存儲(chǔ)器。 16K 8位的芯片，可以滿足 64K 8位的存儲(chǔ)器數(shù)據(jù)位的要 求，但不滿足

47、單元數(shù)的要求。需要 4片 16K 8位的芯片采用 字?jǐn)U充方式來構(gòu)成存儲(chǔ)器。 64K 8位的存儲(chǔ)器需要 16位地址線 A15 A0，而 16K 8位的 芯片的片內(nèi)地址線為 14根，所以用 16位地址線中的低 14位 A13 A0進(jìn)行片內(nèi)尋址，高兩位地址 A15、 A14用于選擇芯片， 即選片尋址。 設(shè)存儲(chǔ)器從 0000H開始連續(xù)編址，則四塊芯片的地址分配： 第一片地址范圍為： 0000H 3FFFH 第二片地址范圍為： 4000H 7FFFH 第三片地址范圍為： 8000H BFFFH 第四片地址范圍為： C000H FFFFH 2021/1/24 93 A15A14 A13A12 A2A1A0

48、 00 00000000000000 00 11111111111111 0000H 3FFFH 第一片 01 00000000000000 01 11111111111111 4000H 7FFFH 第二片 10 00000000000000 10 11111111111111 8000H BFFFH 第三片 11 00000000000000 11 11111111111111 C000H FFFFH 第四片 片內(nèi)地址 片選地址 2021/1/24 94 2021/1/24 95 3字和位同時(shí)擴(kuò)展 當(dāng)芯片的單元數(shù)和單元的數(shù)據(jù)位均不滿足存儲(chǔ) 器的要求時(shí)需要進(jìn)行字和位的同時(shí)擴(kuò)展。 字和位同時(shí)擴(kuò)

49、展 ：按位擴(kuò)展和字?jǐn)U展的方法分 別在位方向和字方向進(jìn)行擴(kuò)展。 字和位同時(shí)擴(kuò)展的連接方式 ： 所有芯片的片內(nèi)地址線、 讀 /寫控制線均對(duì) 應(yīng)地并接在一起，連接到地址和控制總線的對(duì) 應(yīng)位上。 同一地址區(qū)域內(nèi)，不同芯片的片選信號(hào)連在 一起，接到片選譯碼器的同一輸出端；不同地 址區(qū)域內(nèi)的芯片的片選信號(hào)分別接到片選譯碼 器的不同輸出端。 2021/1/24 96 不同地址區(qū)域內(nèi)，同一位芯片的數(shù)據(jù)線對(duì)應(yīng)地 并接在一起，連接到數(shù)據(jù)總線的對(duì)應(yīng)位上。不同 位芯片的數(shù)據(jù)線分別連接到數(shù)據(jù)總線的不同位上。 2021/1/24 97 例 1：用 2114芯片組成 8K 8位存儲(chǔ)器 需用 16片 2114芯片構(gòu)成 8K

50、8位存儲(chǔ)器。 16片芯片排成 8行 2列，每行按位擴(kuò)展方法連 接，每列按字?jǐn)U展方法連接。 存儲(chǔ)器地址線 A12 A0，芯片 片內(nèi)地址 A9 A0， 高三位地址 A12、 A11、 A10用于選片尋址。 存儲(chǔ)器數(shù)據(jù)線 D7 D0，芯片 數(shù)據(jù)線 I/O3 I/O0， 兩片芯片的數(shù)據(jù)線一同構(gòu)成存儲(chǔ)器的 8位數(shù)據(jù) 線。 （片）位位 1641K 88K 2021/1/24 98 A12A11A10 A9 A2A1A0 000 0000000000 000 1111111111 0000H 03FFH 第一組 001 0000000000 001 1111111111 0400H 07FFH 第二組 01

51、0 0000000000 010 1111111111 0800H 0BFFH 第三組 011 0000000000 011 1111111111 0C00H 0FFFH 第四組 100 0000000000 100 1111111111 1000H 13FFH 第五組 101 0000000000 101 1111111111 1400H 17FFH 第六組 110 0000000000 110 1111111111 1800H 1BFFH 第七組 111 0000000000 111 1111111111 1C00H 1FFFH 第八組 2021/1/24 99 2021/1/24 100

52、 例：某微機(jī)系統(tǒng)有 16根地址線， 8根數(shù)據(jù)線，地 址空間安排為： 16K系統(tǒng)程序存儲(chǔ)區(qū)，用 ROM芯 片，安排在地址最低區(qū)；接著留出 16K的設(shè)備地 址空間；其后的 32K作為用戶程序區(qū)，采用 RAM 芯片。給定芯片如下，請(qǐng)畫出連線圖，給出各 存儲(chǔ)區(qū)的地址范圍。 ROM D7 D0 A13 A0 CS DE RAM D7 D0 A13 A0 CS RD WR 2021/1/24 101 ROM區(qū)： 16K 8位，需 1片 16K 8位 ROM芯片 RAM區(qū)： 32K 8位，需 2片 16K 8位 RAM芯片 I/O區(qū)： 16K 8位，主存不應(yīng)使用 A15A14 A13A12 A2A1A0 0

53、0 00000000000000 00 11111111111111 0000H 3FFFH ROM區(qū) 01 00000000000000 01 11111111111111 4000H 7FFFH I/O區(qū) 10 00000000000000 10 11111111111111 8000H BFFFH RAM區(qū) 1 11 00000000000000 11 11111111111111 C000H FFFFH RAM區(qū) 2 2021/1/24 102 ROM A13 A0 CS DE RAM D7 D0 A15 A14 CS RD WR RAM Y0 CS RD WR 地址譯碼器 MEMR

54、Y2 Y3 Y1 R/W 2021/1/24 103 地址分配與片選的關(guān)系 存儲(chǔ)空間 片內(nèi)空間 擴(kuò)容 三種方法： 1. 線選法 片外的高地址直接（或經(jīng)反相器）分別 接到各存儲(chǔ)器芯片的 CS引腳。 特點(diǎn)：無需外加邏輯電路，但僅適用于 芯片較少的場(chǎng)合。 2021/1/24 104 2. 全譯碼法 片外的高地址全部接到譯碼器的輸入端， 譯碼器輸出為片選信號(hào)。 特點(diǎn)：芯片的地址范圍確定，連續(xù)，無 重疊存儲(chǔ)區(qū)，對(duì)譯碼電路要求較高。 3. 部分譯碼法 片外的高地址部分地與譯碼器相連，譯 碼器輸出為片選信號(hào)。 （選片內(nèi)地址多？還是地址少？） 2021/1/24 105 多種數(shù)據(jù)位輸出的組織問題。 1. 多種

55、輸出的情況 可輸出 8位、 16位、 32位等。 2. 芯片與片選控制信號(hào)的安排 CPU增加控制信號(hào)，控制不同數(shù)據(jù)的 輸出。 2021/1/24 106 請(qǐng)用 2K8bit的 SRAM設(shè)計(jì)一個(gè) 8K16bit的存 儲(chǔ)器 ， 并畫出存儲(chǔ)器與 CPU的連接原理圖 。 要求：當(dāng) B=0時(shí)訪問 16位數(shù)據(jù)；當(dāng) B=1時(shí)訪 問 8位數(shù)據(jù) ， 兩列存儲(chǔ)芯片按地址交叉方式編 址 。 B控制信號(hào)由 CPU給出 ， 此外 CPU還有 MREQ（ 低電平有效 ） 、 R/W等控制信號(hào) （ 高電平讀 、 低電平寫 ） 。 SRAM除地址 、 數(shù)據(jù)線外 ， 有 CS（ 低電平有 效 ） 、 WE等控制線 （ 高電平讀

56、 、 低電平寫 ） 。 其他的輔助芯片 （ 譯碼器 、 門電路 ） 自選 ， 但 要說明它們的功能 。 2021/1/24 107 地址線的安排 8K16bit= 8K2 8bit -空間 214 8bit -地址線 14根 由于交叉編址和整數(shù)邊界的要求，故 A0用于 8位、 16位的控制（與 B組合） A11-A1用于片內(nèi)地址 A13、 A12用于 2:4譯碼 2021/1/24 108 邏輯表達(dá)式 B A0 PEven POdd 0 0 0 1 1 0 1 1 2021/1/24 109 Peven= A0 Podd= A0 B Y0 Y1 Y2 Y3 A13 A12 2021/1/24

57、110 CS0=Y0+ Peven CS1=Y0+ Podd CS2=Y1+ Peven CS3=Y1+ Podd CS4=Y2+ Peven CS5=Y2+ Podd CS6=Y3+ Peven CS7=Y3+ Podd （畫出連接圖） 2021/1/24 111 CS 7 CS 6 CS 5 2 4 譯碼 A 13 A 12 M RE Q =1 A 0 B 1 1 1 1 1 1 1 1 1 1 Y 0 Y 1 Y 2 Y 3 P odd P ev en CS 0 CS 1 CS 2 CS 3 CS 4 2021/1/24 112 CS 7 CS 1 CS 3 CS 5 CS 6 CS 0

58、 CS 2 CS 4 S R A M 1 SR A M 0 SR A M 3 SR A M 2 SR A M 5 SR A M 4 SR A M 7 SR A M 6 A 11 A 1 R / W D 7 D 0 D 15 D 8 2021/1/24 113 思考題 請(qǐng)用 2K8bit 的 SRAM 設(shè) 計(jì) 一 個(gè) 8K32bit的存儲(chǔ)器 ， 并畫出存儲(chǔ)器與 CPU的連接原理圖 。 要求：當(dāng) B1B0=00時(shí)訪問 32位數(shù)據(jù)； 當(dāng) B1B0=01時(shí)訪問 16位數(shù)據(jù)； 當(dāng) B1B0=10時(shí)訪問 8位數(shù)據(jù) 。 提示：注意整數(shù)邊界地址的安排 2021/1/24 114 存儲(chǔ)模塊 若干個(gè)存儲(chǔ)芯片按一定

59、的邏輯關(guān)系連起 來，高密度地安裝在對(duì)外有若干個(gè)引腳 的印制電路板上或密封在對(duì)外有若干引 線的陶瓷殼中。 這樣，存儲(chǔ)模塊作為獨(dú)立的不可分割的 整體存在 內(nèi)存條 2021/1/24 115 內(nèi)存條類型 1.DRAM條 （ 1） SIMM 單列直插存儲(chǔ)模塊，有 30線和 72 線兩種規(guī)格。容量如 1MX8位（ 30線）、 4MX32位（ 72線）。 （ 2） DIMM（近幾年問世的產(chǎn)品） 雙列直插存儲(chǔ)模塊，有 72線 （ 4MX32位）和 168線（ 16MX64位） 兩種。 2021/1/24 116 2. SRAM內(nèi)存條 與 DRAM相似，但容量小，功耗大。 如 512KX8位，對(duì)外有 36個(gè)引

60、腳的 36線。 內(nèi)存條的應(yīng)用 內(nèi)存條主要用于微機(jī)系統(tǒng)。 對(duì)于其他系統(tǒng)，可讓設(shè)計(jì)員按照研制要 求用控制芯片、存儲(chǔ)芯片和存儲(chǔ)芯片。 2021/1/24 117 4.2.4 動(dòng)態(tài)存儲(chǔ)器的刷新方式 因?yàn)殡娙蓦姾傻男狗艜?huì)引起信息的丟失，因此 動(dòng)態(tài) MOS存儲(chǔ)器每隔一定時(shí)間需進(jìn)行一次刷新操 作。 刷新的間隔時(shí)間主要根據(jù)電容電荷泄放速度決 定。 1.刷新最大周期（刷新最大間隔） 設(shè)存儲(chǔ)電容為 C，其兩端電壓為 u， 電荷 Q Cu，則泄漏電流為 t uC t QI 2021/1/24 118 所以泄漏時(shí)間為 u：電容兩端的電壓變化 I：泄露電流 C：存儲(chǔ)電容 若 C 0.2pf， u 1V， I 0.1nA

61、 則 泄漏時(shí)間為 說明動(dòng)態(tài) MOS元件每隔 2ms必須刷新一次 t就是刷新最大間隔，即刷新最大周期。 I uCt 2 m s100 . 10t 9-12 1102. 2021/1/24 119 2. 刷新方法 按行刷新 例： 16K的 4116芯片，存儲(chǔ)體排成 128 128陣 列，需要刷新 128行。每次由刷新地址計(jì)數(shù)器 給出刷新的行地址，每刷新一行，刷新地址計(jì) 數(shù)器加 1。 2021/1/24 120 3. 刷新方式 當(dāng)主存需要刷新時(shí)， CPU不能訪存，所以要盡 可能讓刷新時(shí)間少占用 CPU時(shí)間。 集中式刷新 在允許的最大刷新間隔 (2ms)內(nèi)，按照存儲(chǔ)器 芯片容量的大小集中安排刷新時(shí)間。

62、在刷新時(shí) 間內(nèi)，存儲(chǔ)器停止讀 /寫操作，而對(duì)所有存儲(chǔ) 電路進(jìn)行刷新。 例如對(duì) 16k 1位芯片，存儲(chǔ)矩陣為 128 128， 每個(gè)存儲(chǔ)單元電路都刷新一次需 128個(gè)周期， 因此在 2ms內(nèi)，留出 128個(gè)周期專用于刷新。 CPU的 “ 死區(qū) ” ：停止讀 /寫操作的刷新時(shí)間。 2021/1/24 121 設(shè)存儲(chǔ)器周期為 500ns，則在 2ms內(nèi)有 64 s專 用于刷新，其余 1936 s為讀寫時(shí)間。 集中式刷新的優(yōu)點(diǎn)：系統(tǒng)的存取周期不受刷新 工作的影響，讀寫操作和刷新工作在最大刷新 周期內(nèi)分開進(jìn)行，控制簡(jiǎn)單。 集中式刷新的缺點(diǎn)：在 “ 死區(qū) ” 內(nèi) CPU必須停 止訪存操作， CPU利用率低

63、。 2021/1/24 122 分散式刷新 加大 CPU的總線周期，使其中包含一個(gè)刷新周期。 即把系統(tǒng)周期分為兩段，前段用來讀 /寫操作，后 段用于刷新操作，每次刷新一行。 分散式刷新的優(yōu)點(diǎn)：沒有 “ 死區(qū) ” ，每一系統(tǒng)周期 都可進(jìn)行讀 /寫操作。 分散式刷新的缺點(diǎn)：沒有充分利用所允許的最大刷 新間隔 (2ms)，且刷新過于頻繁，降低了系統(tǒng)的速 度。 2021/1/24 123 以 128 128陣列、存取周期為 500ns的存儲(chǔ)器 為例。采用分散式刷新時(shí)，系統(tǒng)總線周期為存 取周期的兩倍，即 1 s。這樣每隔 128 s就將 存儲(chǔ)器全部刷新一遍。 2021/1/24 124 異步式刷新 每隔

64、一段時(shí)間刷新一行。 異步式刷新是前兩種刷新方式的折衷。 以 128 128陣列、存取周期為 500ns為例， 因?yàn)?2ms內(nèi)所有 128行都刷新一遍，所以只 要每隔 2ms/128 15.6 s的時(shí)間刷新一行 即可。取周期的整數(shù)，則 15.5 s刷新一次， 一次刷新一行。在 15.5 s中前 15 s即 30 個(gè)存取周期用于讀 /寫操作，后 0.5 s用于 刷新。 2021/1/24 125 異步式刷新既充分利用 2ms的最大刷新間隔， 保持存儲(chǔ)系統(tǒng)的高速性，又大大縮短了主機(jī)的 “ 死區(qū) ” ，所以是一種最常用的刷新方式。 2021/1/24 126 4. DRAM芯片的存取模式 按照 DRA

65、M芯片的存取模式的不同， DRAM芯片可分為四類：標(biāo)準(zhǔn)模式、頁 模式、靜態(tài)列模式和半字節(jié)模式的 DRAM芯片。 2021/1/24 127 1) 標(biāo)準(zhǔn)模式的 DRAM 標(biāo)準(zhǔn)模式的 DRAM芯片，其存取周期是四種 DRAM中最長(zhǎng)的一種。在標(biāo)準(zhǔn)模式下，訪問存 儲(chǔ)器中一位信息的步驟是，先給出所要訪問存 儲(chǔ)單元的行地址并保持地址信號(hào)穩(wěn)定，然后給 出有效的 RAS（行選通）信號(hào)，將行地址鎖存 到行地址譯碼器中，此后再給出該單元的列地 址，地址信號(hào)穩(wěn)定后，再給出有效的 CAS（列 選通）信號(hào)，將列地址鎖存到列地址譯碼器中， 這樣可以通過行、列譯碼器的譯碼，找到相應(yīng) 的存儲(chǔ)單元，再根據(jù)信號(hào) R/w的狀態(tài)，決

66、定對(duì) 該單元實(shí)施讀或?qū)懖僮?，參見圖 4-10。 2021/1/24 128 2021/1/24 129 連續(xù)地讀寫同一塊 DRAM芯片，它是不 能在 tRAC所規(guī)定時(shí)間內(nèi)完成讀寫的。這 是因?yàn)樵诿總€(gè) RAS信號(hào)失效后， DRAM 芯片需要一個(gè)預(yù)充時(shí)間 tRP，以便為下 次訪問做準(zhǔn)備。 在 DRAM中，存取周期 與訪問時(shí)間的近似關(guān)系為： tRC = tRAC + tRP 2021/1/24 130 例如，若 DRAM的訪問時(shí)間是 100ns， 存取周期大致要 190ns（其中 90ns為預(yù) 充時(shí)間）。若訪問這種 DRAM芯片中的 一個(gè)單元， 100ns足夠了。但要連續(xù)訪 問地址相鄰的多個(gè)單元，每次訪問都需 要 190ns， DRAM內(nèi)部需要 90ns的預(yù)充 時(shí)間為下一次訪問做準(zhǔn)備。 2021/1/24 131 存取周期不等于訪問時(shí)間是 SRAM和 DRAM的主要差別之一。 SRAM的存取 周期等于訪問時(shí)間，但標(biāo)準(zhǔn)模式 DRAM 的存取周期大致是芯片標(biāo)識(shí)的訪問時(shí)間 （ tRAC）的兩倍。 2021/1/24 132 例如某 DRAM芯片的 tRAC = 100ns, tRC = 190ns