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1、Chapter1 數(shù)制和數(shù)碼1.1 數(shù)制轉換： Binary 、 Octal 、 Decimal 、 HexadecimalB D：數(shù)字乘以其位權。B O：三位一組B H：四位一組D B：法一：整數(shù)部分：除以二，得到由余數(shù)以及最后的商（0 或 1）組成的值，它們的位權依次為 20,21,22 。小數(shù)部分：乘以二，結果小于1，則標志位為0；大于 1則標志位為 1，再將結果減去 1 后作下一輪乘以二，這樣也得到一組值，它們的位權依次為2(-1),2(-2),2(-3)。法二：拼湊，將該數(shù)與2n 作比較。D O、D H 都是先將 DB，然后 B O、B HO和 H間轉換都是以 B 為橋梁。1.2原碼

2、、反碼、補碼正數(shù)：原碼 =反碼 =補碼負數(shù)：反碼不變符號位，其他取反；補碼先反碼，再在最低位加11.3二進制數(shù)的計算加：逢二進一減：借一當二。 A-B 在計算機中是A（補） +（ -B ）（補），得到是結果的補碼。乘：移位累加除：長除法。同十進制，除數(shù)（n 位），若被除數(shù)最高的 n 位大于除數(shù)，則開始寫商，不然在 n+1 位開始。1.4二進制數(shù)碼對十進制數(shù) 09 編碼，需要四位二進制，主要有：有權碼： 8421 碼、 2421 碼、 5211 碼無權碼：格雷碼、余3 碼、循環(huán)余3 碼有權碼的位權即為名稱中的數(shù)字；格雷碼相鄰兩數(shù)只有一位數(shù)碼產(chǎn)生變化，且無法用計算式表達。Chapter2 邏輯函數(shù)

3、及其簡化2.1邏輯運算變量取值： 0、 1，邏輯運算 1+1=1，而算數(shù)運算 1+1=0?；具\算：與、或、非與門： Y A ?B AB或門： Y A+B非門： Y 衍生運算：與非、或非、同或、異或與非：或非：同或：異或：總結：邏輯符號中，與是& ，或是 1，非是 1；電路符號中，與是包子型，或是月亮型，非是小環(huán)。2.2 邏輯代數(shù)的運算規(guī)則2.2.1 公式、定律1 基本公式加法（或）：注意 A+A+A+ =A 加法重疊規(guī)律。乘法（與）：注意 A AA =A乘法重疊規(guī)律。2 運算定律結合律：加法、乘法分配律：注意 A+B C=（A+B）（ A+C）交換律：加法、乘法反演律：或非 =非與、與非 =

4、非或（與 =非或非、或 =非與非）3 吸收定律（吸收冗余項）AABAAA BAB4 其他公式ABACBCABACABA CBCDABAC2.2.2運算法則1. 代入規(guī)則：因為只可取 0 或 1，所以可用式子替量。2. 反演規(guī)則：對于任一邏輯表達式，原變量換成反變量、反變量換成原變量、與變非、非變與、 0 換成 1、1 換成 0，兩個表達式相等。注意： ABCDEFA B C D E F即與數(shù)量無關。3. 對偶規(guī)則：兩個式子相等，則其各自的對偶式也相等。對偶式：與變或、或變與、 1 變 0、0 變 1總結：這些性質、定律、規(guī)則之所以成立，都是因為邏輯運算的自變量是布爾量。2.3邏輯函數(shù)的代數(shù)變換

5、及簡化邏輯函數(shù)的表示方法：邏輯表達式、邏輯圖、真值表、卡諾圖2.4邏輯函數(shù)的標準形式：最大項表達式、最小項表達式最大項：邏輯函數(shù)中所有自變量 （原變量或者反變量）的或項。任何函數(shù)都可以被其最大項之積唯一描述。將這些最大項羅列出來，譯碼得到一個十進制數(shù)，即為最大項的編號。L(A, B, C, D)(ABCD) ? (ABCD ) ? ( ABCD ) ? (ABCD)N (用最大項編號)最小項：邏輯函數(shù)中所有自變量 （原變量或者反變量）的與項。任何函數(shù)都可以被其最小項之和唯一描述。將這些最小項羅列出來，譯碼得到一個十進制數(shù)，即為最小項的編號。L(A, B, C, D) ABCDAB CD ABC

6、 DAB C DA BCDA BCD A BCDm(用最小項編號 )同一函數(shù)的最大項表達式和最小項表達式的關系：二者的編號互補。 實際應用中， 常用最小項表達式來表示一個邏輯函數(shù)，這是由于加比乘方便。2.5 邏輯函數(shù)的卡諾圖表示卡諾圖其實就是方格表，每個方格對應自變量的一組取值，ABCD0001111000m0m1m3m201m4m5m7m611m12m13m15m1410m8m9m11m10注意圖中 m下標的變化，這是由于橫、縱兩向相鄰的自變量取值只變化一個。用卡諾圖表示最小項表達式（L=），則 1 表示原變量， 0表示反變量，也即變量的二進制編碼對應最小項編號時，L=1；用卡諾圖表示最大項

7、表達式（L=），則 1 表示反變量，0 表示原變量，也即變量二進制編碼對應最大項編號時，L=0?？ㄖZ圖（最小項表達）的化簡：相鄰兩個方格為1，對比其自變量的二進制編碼，有變化的量則消去，留下不變量，且1 為原變量， 0 為反變量。注意化簡時要把卡諾圖當成一個無縫連接的立體。兩次合并方格，至少有一個小方格是不同的。Chapter3邏輯門電路3.1 分立元件門電路3.1.1二極管開關特性正向導通，反向截止如果二極管外接正向電壓，只要該電壓值超過二極管的正向開啟電壓Vth ，二極管導通，而其正向電壓將維持在鍺管0.2V ，硅管 0.7V ，流經(jīng)二極管的電流較大，可以認為相當于開關閉合。如果二極管外接

8、反向電壓，只要該電壓不超過反向擊穿電壓VBR ，或者小于 Vth 的正向電壓，流過二級干的電流很小，此時相當于開關斷開。3.1.2三極管的開關特性（以NPN管為例）三極管的三極：基極B(Base) 、發(fā)射極E(Emitter)、集電極C(Collector)。三極管三種工作狀態(tài)：截止、放大、飽和，截止：發(fā)射結反偏、集電結反偏，相當于開關斷開。條件：I B0放大：發(fā)射結正偏、集電結反偏，0I BI CS /（ I CS 為集電極的飽和電流）飽和：發(fā)射結正偏、集電結正偏，相當于開關閉合。條件：I BI CS /三極管的工作狀態(tài)，主要看三極管腳的電位。在數(shù)字電路中，NPN 型三極管的集電極電壓決定其

9、本身的工作狀態(tài)，若該電壓信號為高電平時， 則該三極管處于飽和導通狀態(tài)， 若該電壓信號為低電平， 則該三極管處于截止狀態(tài)。3.1.3 MOS 管的開關特性（以增強型為例）柵極 G（ Gate）、漏極 D（Drain ）、源極 S（source ）。U GS 開啟電壓U T ： MOS管工作在截止區(qū)，漏源電流i DS 基本為0 ，輸出電壓U DS U DD ， MOS管處于 斷開 狀態(tài)。U GS 開啟電壓UT：MOS管工作在導通區(qū)， 漏源電流 i DS =U DD /(RD + rDS ) 。其中，rDS為 MOS管導通時的漏源電阻。輸出電壓U DS =U DD rDS /( RD + rDS )

10、, 如果 rDS RD ，則U DS 0V，MOS管處于 接通 狀態(tài)。三極管是流控元件，MOS管是壓控元件； 三極管開關速度慢，開關損耗大， 驅動損耗大，導通損耗也大；三極管便宜，MOS管貴。+12VAD1F+12V +3VD1BD2R1DAAR2FFBD2-12V與門或門非門3.2 TTL 集成邏輯門為了讓多個邏輯門電路輸出能夠實現(xiàn)并聯(lián)連接使用（線與），常用的電路形式有兩種：一種稱為集電極開路門電路（OCopen collector gate ）；另一種為三態(tài)輸出邏輯門電路（TSthree state output gate）Chapter 4組合邏輯電路邏輯電路分為兩大類：組合邏輯電路（C

11、ombination logic circuit）和時序邏輯電路(Sequential logic circuit)組合邏輯電路特點1. 輸入域輸出之間一般沒有反饋回路；2. 電路中沒有記憶單元；3. 當輸入信號的狀態(tài)組合改變時，輸出狀態(tài)也隨之改變。競爭與冒險 Competition&Risk競爭：組合電路中， 某一輸入變量經(jīng)不同路徑傳輸后， 到達電路中某一匯合點的時間有先有后，此乃競爭。冒險：由于競爭而使電路輸出發(fā)生瞬間錯誤的現(xiàn)象。如果一個自變量的原變量和反變量都出現(xiàn)在邏輯函數(shù)中， 那么就有產(chǎn)生競爭， 但競爭未必產(chǎn)生冒險。判斷方法：1. 代數(shù)法： 如果函數(shù)表達式經(jīng)過化簡出現(xiàn)FAA，則會出現(xiàn)負

12、向毛刺，稱為0 型冒險，如果函數(shù)表達式經(jīng)過化簡出現(xiàn)FAA ，則會出現(xiàn)正向毛刺，稱為1 型冒險。2. 卡諾圖法：消除競爭冒險的方法1. 加濾波電路（并聯(lián)電容、串接積分電路）2. 加選通信號（加使能端，避開毛刺）3. 增加冗余項Chapter5中規(guī)模組合邏輯集成電路與應用集成電路的規(guī)模：SSI:small scale integrationMSI:medium scale integrationLSI:large scale integration小規(guī)模中規(guī)模大規(guī)模VLSI:very large scale integration超大規(guī)模5.1編碼器數(shù)字電路中，用二進制代碼表示有關的信號稱為二進制

13、編碼。優(yōu)先編碼器允許多個輸入信號同時有效， 但是只按照其中優(yōu)先級別最高的有效輸入信號編碼，對優(yōu)先級別低的輸入信號不予理睬。5.2 譯碼器把二進制代碼轉換成對應的高低電平，表示特定對象的過程稱為譯碼。5.3數(shù)據(jù)選擇器（multiplexer MUX）有 2n 位地址輸入、2n 位數(shù)據(jù)輸入、 1 位輸出，每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出。5.4數(shù)據(jù)分配器（ demultiplexer DEMUX ）又稱多路分配器，功能與數(shù)據(jù)選擇器相反，將一路輸入數(shù)據(jù)按n 位辭職分送到 2n 個數(shù)據(jù)輸出端上。5.5數(shù)值比較器比較兩數(shù)的大小。5.6加法器一位加法器：1 位半加器：僅僅實現(xiàn)兩個1 位

14、二進制數(shù)相加邏輯功能的邏輯電路稱為半加器，輸入為兩個二進制數(shù)A 和 B，輸出為和數(shù)So 和進位數(shù) Co 。SoABABABCoAB1 位全加器：不僅實現(xiàn)兩個1 位二進制數(shù)相加邏輯功能，還考慮到了低位進位進行相加的邏輯電路稱為全加器，其輸入為兩個1 位二進制數(shù)A 和 B 及低位的進位數(shù)C n ，其輸出為和數(shù) So 及進位數(shù) Co 。So( ABAB)Cn( A BAB)CnABCCo( AB) CnAB( AB)CAB用 n 片1 位全加器芯片能做出n 位全加器，但是，由于逐次進位需要時間tpd ，所以最高位等待的時間為n tpd ，這會影響運行速度。因此便出現(xiàn)具有超前進位功能的邏輯電路結構。C

15、hapter6觸發(fā)器6.1 觸發(fā)器：具有記憶功能，是構成時序邏輯電路的基本單元。觸發(fā)器特點：1. 兩個互補的輸出端Q 和 Q ，兩者狀態(tài)相反， 有兩穩(wěn)定狀態(tài)1 態(tài)和 0 態(tài)，故又稱為雙穩(wěn)態(tài)觸發(fā)器2. 狀態(tài)變化稱為翻轉， 引起翻轉的信號稱為觸發(fā)信號。 一旦觸發(fā)器發(fā)生翻轉， 觸發(fā)信號就可以撤銷，但觸發(fā)器狀態(tài)維持不變。3. 時序工作。除了基本 RS觸發(fā)器外，其他觸發(fā)器的觸發(fā)信號的有效作用時間，都需要時鐘脈沖（上升沿、下降沿、中間某一點） 。觸發(fā)脈沖作用前的輸出狀態(tài)定義為“現(xiàn)態(tài)”，用Q n 表示，而觸發(fā)脈沖作用后的觸發(fā)器輸出狀態(tài)定義為次態(tài)，用Q n 1 表示。6.2 觸發(fā)器的電路結構及工作原理基本 R

16、S觸發(fā)器：電路形式有兩種：與非門結構和或非門結構。圖 6-1 與非門結構基本 RS 觸發(fā)器觸發(fā)器的輸入和輸出之間有四種情況：1. RS =01 時，無論 Q n 狀態(tài)是什么，都有 Q n 1 =1，則 Q n 1 =0，即不論觸發(fā)器原來處于什么狀態(tài)都將變?yōu)?0 狀態(tài)，這種情況稱為基本RS觸發(fā)器置 0 或復位， R 端稱為基本 RS觸發(fā)器的置0 端，或者復位端。2.RS =10 時，無論 Q n 狀態(tài)是什么，都有Q n 1=1，即不論觸發(fā)器原來處于什么狀態(tài)都將變?yōu)?1 狀態(tài)，這種情況稱為基本RS觸發(fā)器置1 或置位，S 端稱為基本 RS觸發(fā)器的置1 端，或者置位端。3. RS =11 時，可知 Q

17、 n 1 = Q n ，即保持原狀態(tài)，原來的狀態(tài)被觸發(fā)器存儲起來，體現(xiàn)了觸發(fā)器的記憶功能。4. RS =00 時， Q n 1 =Q n 1 =1，這不符合觸發(fā)器輸出端互補的邏輯關系。因此觸發(fā)器不允許出現(xiàn)這種情況，因此可以得到基本RS觸發(fā)器的約束條件：RS1進一步可以得到基本RS觸發(fā)器的邏輯表達式：Q n 1SRQ nR S1或非門組成的基本RS觸發(fā)器的邏輯表達式：Q n 1SRQ nR S0總結：與非門基本 RS觸發(fā)器的關鍵在于利用0 能封鎖與非門， 或非門基本 RS觸發(fā)器的關鍵在于1 能封鎖或非門。同步 RS觸發(fā)器：在基本 RS觸發(fā)器的基礎上， 加上控制邏輯電路， 由控制脈沖 CP（con

18、trol pulse ）控制。 CP=1期間接受輸入信號， CP=0時狀態(tài)保持不變。 S、R 之間 SR=0的約束。圖 6-2 同步 RS 觸發(fā)器（與非門型）或非門型的同步RS觸發(fā)器的控制邏輯電路也是兩個與非門構成。主從 RS觸發(fā)器：由兩個同樣的同步 RS觸發(fā)器組成，主觸發(fā)器的觸發(fā)信號能決定從觸發(fā)器的觸發(fā)信號，二者之間通過一個非門連接。特點：1. 由兩個同步 RS觸發(fā)器組成，受互補始終信號控制；2. 觸發(fā)器的輸出在時鐘脈沖信號發(fā)生跳變（下降沿）時，發(fā)生翻轉。主從 JK 觸發(fā)器：在主從 RS觸發(fā)器的基礎上，輸出端分別連接到主觸發(fā)器作為其輸入量之一。特點：1. 主從 JK 觸發(fā)器采用主從控制結構，

19、從根本上解決了輸入信號直接控制的問題， CP=1 期間接受輸入信號， CP下降沿到來時觸發(fā)翻轉。2. 輸入信號 J、K 之間沒有約束。3. 存在一次變化問題。主從 D觸發(fā)器：在 JK 觸發(fā)器的基礎上，若在輸入信號K之前加上一反相器后和器兩輸入信號互補，則構成主從D 觸發(fā)器。主從 T 觸發(fā)器將 JK 觸發(fā)器的輸入信號J 和 K 連接在一起，即J=K=T 則構成J 相連，是主從 T 觸發(fā)器。JK 觸發(fā)T 觸發(fā)器是當T=1 時的 T 觸發(fā)器。Chapter7時序邏輯電路的分析與設計7.1時序邏輯電路概述時序電路的基本特點：1. 具有記憶功能的元件2. 具有反饋通道，使記憶下來的狀態(tài)能在下一時刻影響電

20、路。同步時序電路：電路中的各個觸發(fā)器都統(tǒng)一在一個時鐘脈沖作用下工作異步時序電路：電路中的各個觸發(fā)器可以在不同的時鐘脈沖作用下工作時序電路還可以分為：米里型（ Mealy ）輸出狀態(tài)不僅與存儲電路的狀態(tài)有關，還與輸入有關；摩爾型（ Moore）輸出狀態(tài)僅與存儲電路的狀態(tài)有關。時序電路的描述方法：邏輯方程、狀態(tài)轉換表（狀態(tài)表） 、狀態(tài)轉換圖（狀態(tài)圖） 、時序圖（波形圖）。7.2同步時序邏輯電路設計步驟：1. 邏輯抽象2. 狀態(tài)化簡3. 狀態(tài)編碼4. 確定觸發(fā)器類型5. 畫出電路邏輯圖，檢查電路自啟動情況7.3異步時序邏輯異步時序邏輯電路需要確定每一個觸發(fā)器的時鐘信號， 列出相應的時鐘方程， 判斷各

21、個觸發(fā)器在何時能夠進行狀態(tài)的改變。Chapter8常用時序集成器件8.1計數(shù)器利用 JK 觸發(fā)器，通過對其輸入、脈沖的不同連接方法，可以組成二進制同步計數(shù)器，二進制異步計數(shù)器、十進制計數(shù)器等多種加減法計數(shù)器。集成計數(shù)器芯片 74LS161 是 4 位二進制同步加法計數(shù)器，雙列直插標準封裝集成計數(shù)器主要作為分頻、定時、計時和脈沖節(jié)拍產(chǎn)生器等使用。用集成計數(shù)器構成任意進制的計數(shù)器， 具體方法包括反饋清零法 （基數(shù)反饋到清零端） 、反饋置零法、反饋置數(shù)法。分頻表示變化頻率是原脈沖的N 分之一，也即周期是原脈沖的N倍。8.2 鎖存器和移位寄存器8.2.1鎖存器鎖存器： 也稱寄存器， 計算機和數(shù)字電子系

22、統(tǒng)中用于存儲二進制代碼等運算數(shù)據(jù)的一種邏輯器件。 僅有并行輸入、輸出數(shù)據(jù)功能的寄存器習慣稱為鎖存器；具有串行輸入、輸出數(shù)據(jù)功能的， 或者同時具有串行和并行輸入、 輸出數(shù)據(jù)功能的寄存器稱為移位寄存器。 移位寄存器又稱為串行輸入寄存器，分為右移位寄存器、左移位寄存器和雙向寄存器。鎖存器僅用于存儲二進制代碼，在 CP信號作用下，其存儲數(shù)碼的存儲時間是一個時鐘脈沖周期。觸發(fā)器是構成存儲器的主要邏輯部件，每個觸發(fā)器存儲一位二進制數(shù)碼。對于只有兩態(tài)輸出的寄存器， 一般用 D觸發(fā)器作為其基本單元， 對于有三態(tài)輸出的寄存器，則由三態(tài)或門構成。8.2.2移位寄存器（左、右、雙向）寄存器在每個時鐘脈沖 CP控制信

23、號的作用下，存儲的數(shù)據(jù)依次由低向高移動一位稱為左移位寄存器，反之則為右移位寄存器幾個邊沿 D 觸發(fā)器串接， 且采用同一時鐘脈沖信號，后一個觸發(fā)器的輸入時前一個的輸出，在每次觸發(fā)信號產(chǎn)生作用時， 后一個觸發(fā)器的現(xiàn)態(tài)為前一觸發(fā)器的次態(tài)， 因此保證了數(shù)據(jù)的移位。移位寄存器的作用1. 環(huán)形計數(shù)器2. 扭環(huán)形計數(shù)器3. 序列脈沖發(fā)生器Chapter9 555定時器及多諧振蕩器9.1 555定時器9.1.1 555定時器的結構及工作原理555 定時器的內(nèi)部結構：1. 三個電阻構成基準電壓電路2. 兩個運算放大器構成單門限電壓比較器3. 兩個與非門構成基本 RS觸發(fā)器4. 雙極性三極管構成放電開關電路。di

24、schargeVCC 電源RD 復位(8)(4)5k控制電壓vIC(5)R&vI1(6)C1閾值輸入G5k&1(3) vOVCCRD&vIC584(2)SvI2C2vI1觸發(fā)輸入63 vO5kvI25552,(7),vOTvO7放電端1(1)(a)(b)圖 9-1 555 集成電路內(nèi)部結構圖圖 9-2 555定時器構成的施密特觸發(fā)器為了電路的可靠，應該避免出現(xiàn)最后一種情況。對電路的分析關鍵還是在于對基本RS觸發(fā)器的分析。9.1.2 施密特觸發(fā)器施密特觸發(fā)器： 將 555定時器的兩個輸入端連接， 再將高位基準電壓點和放電端連接（中間接一電容消除由輸出信號突變引起的干擾），即構成施密特觸發(fā)器。施密

25、特觸發(fā)器分為兩種，同相型和異相型，同相型指輸入電平由低到高的過程中，輸出是低電平，而異相型卻是高電平，即根據(jù)輸入的初始狀態(tài)與輸出的狀態(tài)判斷同相或異相。VCCVCC2vIVCCRD2V84R3CC1vIC57vO23VCCtvI1vI63vO1vO1vI255521t(a) 電路圖(b) 波形圖施密特觸發(fā)器特點：1. 具有兩個門限電壓，門限電壓之差叫回差電壓。2. 不管輸入信號的變化速度多大， 輸出信號電壓的轉換具有突變性 （輸出波形接近于理想的矩形脈沖信號） 。施密特觸發(fā)器的應用：整形、濾波。9.1.3用 555 定時器構成的單穩(wěn)態(tài)觸發(fā)器單穩(wěn)態(tài)觸發(fā)器：電路達到穩(wěn)定后，只有一個穩(wěn)定狀態(tài)的觸發(fā)器。

26、特點：1. 輸出可高可低，但穩(wěn)定的輸出狀態(tài)是唯一的。2. 在外界出發(fā)信號作用下， 輸出進入暫穩(wěn)態(tài)， 暫穩(wěn)態(tài)與穩(wěn)態(tài)一定是反相的。 電路會自動由暫穩(wěn)態(tài)回到穩(wěn)態(tài)。3. 暫穩(wěn)態(tài)的維持時間取決于電路的參數(shù)，而與外界的觸發(fā)信號脈沖寬度和幅度無關出脈沖寬度就是暫穩(wěn)態(tài)維持時間，也就是定時電容的充電時間。）。9.1.4用 555 定時器構成的多諧振蕩器（輸多諧振蕩器是指一種能夠產(chǎn)生矩形脈沖信號的電路， 產(chǎn)生的脈沖信號具有較為陡峭的矩形脈沖信號的上升沿和下降沿。 一個理想的矩形脈沖信號電壓波形， 可以用傅里葉級數(shù)展開成為具有基波正弦分量和基波頻率整數(shù)倍的各次諧波分量，所以矩形脈沖波是一種多諧波，把能夠產(chǎn)生矩形脈沖

27、波的電路結構成為多諧振蕩器電路或者多諧振蕩器。其他形式的多諧振蕩器：1. 對稱式多諧振蕩器2. 環(huán)形多諧振蕩器3. 石英晶體多諧振蕩器Chapter10半導體存儲器和可編程器件半導體存儲器是現(xiàn)代數(shù)字系統(tǒng)特別是計算機系統(tǒng)中的重要組成部件，它可分為 RAM 和ROM兩大類，絕大多數(shù)屬于 MOS工藝制成的大規(guī)模數(shù)字集成電路。半導體存儲器分為只讀存儲器（ Read Only Memory，ROM）和隨機存儲器 （RandomAccessMemory，RAM）， ROM是一種非易失性的存儲器，它存儲的是固定數(shù)據(jù)，一般只能被讀出。根據(jù)數(shù)據(jù)寫入方式的不同，ROM又可分成固定ROM和可編程ROM（ Progr

28、mmable Read OnlyMemory,PROM）。后者又可細分為紫外光擦除EPROM（ Ultra-violet erasable programmableread only memory）、電擦除E2PROM（ electrically erasable programmable read onlymemory）等，特別是E2 ROM和快閃存儲器可以進行電擦寫，已兼有了RAM的特性。RAM是一種時序邏輯電路，具有記憶功能。 其它存儲的數(shù)據(jù)隨電源斷電而消失，因此是一種易失性的讀寫存儲器。它包含有SRAM（static靜態(tài)）和 DRAM（ dynamic動態(tài)）兩種類型，前者用觸發(fā)器記憶數(shù)

29、據(jù)，后者靠MOS管柵極電容存儲數(shù)據(jù)。因此，在不停電的情況下，SRAM的數(shù)據(jù)可以長久保持，而DRAM則必需定期刷新。10.1 RAMRAM 的結構：存儲矩陣、地址譯碼器、讀寫控制器、輸入/輸出控制、片選控制等幾部分地地址址碼譯存儲矩陣輸碼入器片選讀/ 寫控制讀/ 寫輸入/ 輸出控制器圖 10 1 RAM 的結構示意框圖1.存儲矩陣： RAM的核心部分是一個寄存器矩陣，用來存儲信息，稱為存儲矩陣。輸入信號分為行線和列線，在大容量 RAM 中，地址碼的輸入可以采用分時輸入的方式，使行、列輸入信號共用同一組地址線上， 先輸?shù)牡刂反a存放在地址存儲器上， 這種方法至多可以節(jié)省一半的地址接線。2.址譯碼器：

30、址譯碼器的作用，是將寄存器地址所對應的二進制數(shù)譯成有效的行選信號和列選信號，從而選中該存儲單元。3. 讀 /寫控制：訪問RAM 時，對被選中的寄存器，究竟是讀還是寫，通過讀/寫控制線進行控制。如果是讀，則被選中單元存儲的數(shù)據(jù)經(jīng)數(shù)據(jù)線、輸入/輸出線傳送給CPU；如果是寫，則 CPU 將數(shù)據(jù)經(jīng)過輸入/輸出線、數(shù)據(jù)線存入被選中單元。4. 輸入 /輸出： RAM通過輸入 /輸出端與計算機的中央處理單元（CPU）交換數(shù)據(jù)，讀出時它是輸出端，寫入時它是輸入端，即一線二用，由讀/寫控制線控制。5. 片選控制： 受到 RAM 集成度的影響， 存儲系統(tǒng)一般是由多片RAM 組成，同一時刻，CPU 只能訪問某些RA

31、M ，因此就要通過片選控制選擇存儲器的使用狀態(tài)。RAM 寫操作的時序：（ 1）將欲寫入單元的地址加到存儲器的地址輸入端；（ 2）在選片信號 CS 端加上有效電平，使 RAM 選通；（ 3）將待寫入的數(shù)據(jù)加到數(shù)據(jù)輸入端；（ 4）在 R / W 線上加入低電平，進入寫工作狀態(tài)；（ 5）使選片信號無效，數(shù)據(jù)輸入線回到高阻狀態(tài)。RAM 讀操作的時序：（ 1）欲讀出單元的地址加到存儲器的地址輸入端；（ 2）加入有效的選片信號 CS；（ 3）在 R / W 線上加高電平，經(jīng)過一段延時后，所選擇單元的內(nèi)容出現(xiàn)在I/O 端；（ 4）讓選片信號CS 無效， I/O 端呈高阻態(tài)，本次讀出過程結束。A 0A 1A9

32、.I/O 7.I/O 1I/O 0I/O 0I/O1 . I/O7I/O 0 I/O 1 . I/O 7.I/O0I/O 1 . I/O 710248RAM10248RAM10248RAMA 0 A 1. A9 R/W CSA 0 A 1. A9 R/W CSA0 A1.A 9 R/W CS.R/WA10Y 0AY 1A11BY 2A12CY 374138 Y 4Y 5Y 6Y 7G1 G 2A G 2B.+5V圖 10-21K8 位 RAM 擴展成 8K 8 位 RAMRAM 容量的擴展（ 1）位擴展：數(shù)據(jù)位的擴展，地址線并聯(lián)，片選位信號一致。（ 2）字擴展：地址位的擴展，數(shù)據(jù)總線不變，地址

33、線并聯(lián)，增加的地址線用地址譯碼器實現(xiàn)片選控制信號的選擇。常見的一種問題：存儲容量是256MB 8，請問需要多少條數(shù)據(jù)線和地址線：8 和 28。10.2 ROM字線存儲單元A0W00單元W11單元A 1地.地址.址.譯W i輸 . .i 單元. .碼.入.器.W nA n1212 n1 單元.位線D0DDb 11輸出數(shù)據(jù)1A11A 0或門陣列（編碼器）圖 10 3ROM 的內(nèi)部結構示意圖VCC.與陣1.門列. . .（譯碼器）1. .W2W3W0W1字.線. . .輸出緩沖器.位END3D3.線.D2D2. .EN. . .D1.EN.D1D0.D0ENEN圖 10 4 二極管 ROM 電路對這

34、種電路的理解， 一定先要聯(lián)系之前學過的分立元件邏輯門電路， 主要是二極管構成的與門和非門。+VCCW0W 2D0W 0A1A 0(a) 二極管與門(b) 二極管或門圖 10-5 二極管構成的與門和非門圖 10-4 所示電路中輸出信號表達式：與門陣列輸出表達式：W0A1 A0W1A1 A0W2A1 A0W3A1 A0或門陣列輸出表達式：D0W0W2D1W1W2 W3D 2W0W2 W3D 3W1W3（ 3）ROM 輸出信號的真值表表 10 1 ROM 輸出信號真值表AAD3D2D1D100000101011010100111111110根據(jù)邏輯表達式設計ROM1.寫出各函數(shù)的標準與或表達式（最小

35、項表達式）2.選擇數(shù)據(jù)線位數(shù)和地址線的位數(shù)，畫出存儲矩陣連線圖【例 10 1】試用 ROM 實現(xiàn)下列函數(shù)：Y1ABCABCABCABCY2BC CAY3ABCDABCD ABCD A BCD ABC D ABCDY4ABCABDACD BCD【解】1.寫出各函數(shù)的標準與或表達式按 A、 B、 C、 D 順序排列變量，將Y1 、 Y2 擴展成為四變量邏輯函數(shù)。Y1（ ， ，）m 2 3 4 5 8 9 14 15Y2（ ， ， ）m 6 7 10 1114 15Y3（ ， ，）m 0 3 6 9 12 15Y4（ ， ，）m 7 1113 14 152.選用 16 4 位 ROM ，畫存儲矩陣連

36、線圖A1B1(地址與C1譯門碼陣D1(器列m0 m1 m2 m3m4 m5 m6 m7 m 8 m9m10 m11 m12 m13 m14 m 15(或Y1存Y2儲門矩陣Y3(陣列Y4圖 10-6 例 101 ROM存儲矩陣連線圖Chapter11數(shù)模和模數(shù)轉換模擬量：時間、數(shù)值都是連續(xù)的。eg. 溫度、壓力、速度、流量數(shù)字量：時間、數(shù)值都是離散的，數(shù)值的增減量都是一個值的整數(shù)倍。11.1 D/A轉換器D/A 轉換器一般由數(shù)碼緩沖寄存器、模擬電子開關、參考電壓、解碼網(wǎng)絡和求和電路構成。參考電壓n 位數(shù)字量模擬量輸入輸出n 位數(shù)字n 位數(shù)字求和電路寄存器解碼網(wǎng)絡模擬開關圖 11-1 n 位 D/

37、A 轉換器方框圖數(shù)字量以串行或并行方式輸入， 并存儲在數(shù)碼緩沖寄存器中， 寄存器輸出的每位數(shù)碼驅動對應數(shù)位上的電子開關， 將在解碼網(wǎng)絡中獲得相應數(shù)位的模擬量值送入求和電路， 求和電從某種程度上說，數(shù)模轉換，就是將二進制數(shù)轉換成十進制數(shù)。那么數(shù)制三要素： 基數(shù)位權， 所以在知道二進制數(shù)的前提下，只需要做兩件事： 獲得位權； 每位上的數(shù)和其位權相乘，然后將積相加。D/A 轉換器的主要電路形式（主要是解碼網(wǎng)絡的形式不同）1. 權電阻網(wǎng)絡圖 11-2開關決定輸入是高電平還是地，權電阻網(wǎng)絡D/A 轉換器原理圖而電阻阻值的大小呈2 倍遞增， 構成位權， 保證對應的電流呈 12 遞減，運放作為比例求和電路。

38、特點： 結構簡單，所用的電阻元件數(shù)較少，缺點是電阻數(shù)值分散和懸殊，轉換精度難以保證。2. 倒 T 型電阻網(wǎng)絡 D/A 轉換器(LSB)RfD1D2(MSB)D0D3i Avo+S0S1S2S32R2RI2RI2RI2RI16842RRR+VREFIIIII16842圖 11-3倒 T 型電阻網(wǎng)絡 D/A 轉換器原理圖與權電阻網(wǎng)絡相比， 開關決定了是接入運放的同相輸入端還是反相輸入端。倒 T 型電阻網(wǎng)絡實際上是一個按照二進制規(guī)律分流的分流器特點：電阻種類少，只有R 和 2R兩類，提高轉換精度。3. 開關樹 D/A 轉換器4. 雙極性 D/A 轉換器D/A 轉換器的主要技術指標：1. 分辨率： 模

39、擬輸出電壓可能被分隔的等級數(shù)。實際應用中， 以數(shù)字量位數(shù)n 表征轉換器的分辨率。2. 轉換誤差：比例系數(shù)誤差：運放的實際轉換特性曲線斜率與理想特性曲線斜率的偏差失調誤差：運算放大器的零點漂移造成（輸出特性曲線整體偏移），與輸入無關非線性誤差：一種沒有規(guī)律的誤差。3. 轉換速度常見的 D/A 轉換器： 8 位集成 D/A 轉換器 DAC0832。11.2 A/D轉換器A/D 轉換過程：采樣、保持、量化、編碼采樣：將時間上連續(xù)變化的信號轉換為時間上離散的信號。保持：將取樣最終時刻的信號電壓保持下來，直到下一個采樣信號的出現(xiàn)。量化：采樣值電平歸化到與其接近的離散點評上。只舍不入法、四舍五入法。編碼：用二進制數(shù)碼表示各個量化電平的過程。A/D 轉換器的主要電路形式1. 并行比較型 A/D 轉換器2. 逐次逼近比較型 A/D 轉換器3. 雙積分型 A/D 轉換器A/D 轉換器的主要技術指標：1. 分辨率2. 轉換誤差3. 轉換時間