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1、單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,單擊此處編輯母版文本樣式,單擊此處編輯母版標題樣式,*,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,Click

2、to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,*,南航考研數(shù)電課件N,門電路,用以實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路。,獲得高、低電平的基本原理,Vi,Vo,Vcc,半導體二極管的開關特性,二極管的單向導電性正向電壓導通，反向,電壓截止。,理想二極管：,正向導通電阻為0，,反向內阻無窮大。,半導體三極管的開關特性,雙極型三極管的開

3、關特性,基本開關電路,MOS管的開關特性,3-1 數(shù)字集成器件簡介,一、集成電路的生產(chǎn)工藝,二、集成電路的主要電氣指標,三、邏輯電路的輸出結構,四、 正邏輯和負邏輯,五、常用門電路及邏輯符號,一、集成電路的生產(chǎn)工藝,TTL：,晶體管-晶體管邏輯 ，速度快。,(標準,S,LS,AS,ALS,F),MOS：,金屬-氧化物-半導體邏輯，功耗低。,(PMOS,NMOS,CMOS),(HC,AHC,AC,HCT,ACT,AHCT,LV,LVC),ECL：,發(fā)射極偶合邏輯，速度更快。,系列：,74系列、54系列、4000系列等。,命名：,如SN74LS00。,SN：生產(chǎn)廠標，Texas公司；74：系列號；

4、LS：生產(chǎn)工藝；00：功能號，2輸入端與非門。,TTL：74系列 ( 070）,54系列（55125 ）,74S系列：肖特基系列,74LS系列：低功耗肖特基系列,74AS系列：高級肖特基系列,74ALS系列：高級低功耗肖特基系列,74H系列：高速型,肖特基：提高電路工作速度的一種電路結構的名稱，74S系列,采用了肖特基抗飽和三極管。,TTL電路,例：SN74LS00,廠標,系列名,類型,功能號,00：含四個二輸入與非門的集成電路,02：含四個二輸入或非門,04：六組反相器,7400外引線排列,TTL,與非門電路,輸出級的特點：,在穩(wěn)定的工作狀態(tài)下T,4,和T,5,總是一個導,通另一個截至，有效

5、地降低了輸出級的,靜態(tài)功耗，提高了驅動負載的能力。稱,其為推拉式（PUSHPULL)電路。,二、集成電路的主要電氣指標,輸出高電平V,OH,：輸出高電平時允許的最低電壓。,輸出低電平V,OL,：輸出低電平時允許的最高電壓。,輸入高電平V,IH,(V,on,開門電平)：,輸入高電平時允許的最低電壓。,輸入低電平V,IL,(V,OFF,關門電平)：,輸入低電平時允許的最高電壓。,1、輸入/輸出電壓,2、噪聲容限,高電平噪聲容限V,NH,：V,NH,=V,OH,-V,IH。,低電平噪聲容限V,NL,：V,NH,=V,IL,-V,OL。,集成電路的電平參數(shù)表,3、輸入/輸出電流,I,IH,：輸入高電平

6、時，注入到電路的電流最大值；,I,IL,：輸入低電平時，從電路中流出電流的最大值；,I,OH,：輸出高電平時，電路可輸出的最大電流；,I,OL,：輸出低電平時，電路可吸收的最大電流。,扇出系數(shù)：可以驅動同類門的個數(shù),I,OL,/I,IL,74LS00:,I,OH,=400uA I,IH,=20uA,I,OL,=8mA I,IL,=0.4mA,注意： 1. 前級I,OL,大于后級I,IL,之和；,2. 關于未接輸入信號的引腳,與：多余腳接邏輯高或輸入并聯(lián),或：多余腳接邏輯低或輸入并聯(lián)；,3. TTL電路的輸入端開路或接一阻抗較大,的電阻時，輸入電壓為高電平。,4、平均傳輸延時時間-輸出由高變低、

7、由低 變高的平均延時時間。,t,r,：上升時間; t,f,：下降時間；T,pd,=(t,pdL,+t,pdH,)/2：平均傳輸延遲時間。 tpdL:輸出由高電平到低電平的傳輸延遲時間；tpdH:輸出由低電平到高電平的傳輸延遲時間。,5、功耗,三、邏輯電路的輸出結構,輸出端不能并聯(lián)。,1、推拉式結構,輸出端要加上拉電阻，可以并聯(lián),并聯(lián)后的邏輯關系為與（線與）。,2、開路輸出（OC）結構,開路輸出結構的應用,3、三態(tài)輸出結構,輸出端除0，1狀態(tài)外，還有一種高阻態(tài)，等效于輸出端開路。輸出端可以并聯(lián)，但要保證在同一時刻最多只有一個輸出端不是高阻態(tài)。,三態(tài)輸出結構的應用（1）,Y,0,Y,4,在同一時刻

8、只有一個為1；,當Y,i,=1時，Y=d,i,。,三態(tài)輸出結構的應用（2）,四、正邏輯和負邏輯,正邏輯：0 表示低電平，1 表示高電平。,負邏輯：1 表示低電平，0 表示高電平。,五、常用門電路及邏輯符號,邏輯符號用來 表示芯片的邏輯功能。,1、邏輯功能：與、或、非、與非、或非、異或、與或非。,2、正、負邏輯：輸入、輸出腳上有無空心箭頭。,3、輸出結構類型：推拉式結構、OC結構、三態(tài)輸出結構。,4、使能端：低電平有效、高電平有效。,5、管腳編號：,邏輯符號,74125邏輯符號,幾種芯片的邏輯符號,部分門電路的型號及名稱,3-1-5 使用邏輯門的幾個問題,1、輸入腳多余：,與：多余腳接邏輯高或輸

9、入并聯(lián)。,或：多余腳接邏輯低或輸入并聯(lián)。,2、輸入腳不足：,改變邏輯或用門電路擴展。,3、扇出系數(shù)：,采用功率門電路或改電路。,3-2 常用組合邏輯模塊,一、并行加法器,二、數(shù)值比較器,三、編碼器,四、譯碼器,五、數(shù)據(jù)選擇器,六、常用組合邏輯器件,一個模塊完成某個常用的特定的功能，如加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器等。,一、并行加法器,1、4位加法器邏輯符號,2、加法器的級聯(lián),完成二進制數(shù)加法運算。,圖 加法器,圖 2位加法器,3、加法器的應用,用4位加法器構成余3碼到8421碼的轉換器。,余3碼減去3得到8421碼，減3用加-3實現(xiàn)，-3的補碼為1101。,二、數(shù)值比較器,數(shù)值

10、比較器：能夠比較數(shù)值的大小、是否相等。,例1：設計1個一位數(shù)值比較器,1. 用門電路設計數(shù)值比較器,例2：設計1個2位數(shù)值比較器。該比較器可對兩個2位二進制值A（A,1,A,0,）和B(B,1,B,0,)進行比較。當A,B時，F(xiàn),A,B,1，否則為0；當A=B時，F(xiàn),A=B,1，否則為0；當AB時，F(xiàn),AB,1，否則為0。,例3：設計四位比較器用SSI設計一個四位二進制數(shù)比較器，輸入為A=A,3,A,2,A,1,A,0,，B=B,3,B,2,B,1,B,0,，輸出包括F,AB,，F(xiàn),AB,和 F,A=B,。通過分析邏輯功能直接導出邏輯表達式。,例3（續(xù)）,用：,74LS04、,74LS08、,

11、74LS86、,74LS21、,74LS64、,各一片組成。,P64，表3.5,2、4位數(shù)值比較器7485的邏輯符號,級聯(lián)輸入,3、4位數(shù)值比較器功能表,4、4位數(shù)值比較器擴展成8位比較器,4、數(shù)值比較器的應用,例1：電路分析。,1,0,1,0,0,0,1,F(A,3,A,2,A,1,A,0,)m(5,1,5),例2：用四位數(shù)值比較器實現(xiàn),F(A,3,A,2,A,1,A,0,),m(0,1,2,3,4,5),。,問題：P9,加法器II： 修正加6，不修正加0。,例3（續(xù)）,C,F9,F,3,F,2,+F,3,F,l,C= CO,3,+ F,3,F,2,+F,3,F,l,3-5 險象與競爭,一、

12、險象的產(chǎn)生,二、邏輯險象及其消除方法,三、功能險象和動態(tài)險象,四、險象的排除,一、險象的產(chǎn)生,險象：電路產(chǎn)生的瞬時錯誤又稱為毛刺。,以下情況使電路產(chǎn)生險象：, 、構成電路的各元件均存在傳輸延遲時間tpd；, 、任何兩個輸入信號不可能同時發(fā)生變化，總有先有后；, 、輸入信號本身存在上升時間tr和下降時間tf。,二、邏輯險象及其消除方法,邏輯競爭：,某一輸入信號的變化沿不同的路徑到達輸出端的現(xiàn)象。,邏輯險象：,由邏輯競爭產(chǎn)生的險象。,臨界競爭：,產(chǎn)生險象的競爭。,非臨界競爭：,不產(chǎn)生險象的競爭。,某一輸入變量在表達式中以原變量和反變量的形式同時出現(xiàn)，則該變量的變化將引起邏輯競爭，否則不會引起邏輯競

13、爭。當表達式中其他變量取某種特定值，使表達式簡化為 則X的變化將引起臨界競爭。產(chǎn)生0型（1型）險象。,1、邏輯險象的表達式判別,在A=C=0時，B的變化可能產(chǎn)生0型險象。,2、邏輯險象的卡諾圖判別,如果在卡諾圖中有兩個相臨的最小項分別被兩個相切的卡諾圈包含而未被同一個卡諾圈包含，則輸入信號在與這兩個最小項對應的組合間變換時將出現(xiàn)臨界競爭，最大項情況與此類似。,3、增加冗余項消除邏輯險象,三、功能險象和動態(tài)險象,功能險象：,兩個或兩個以上的輸入信號邏輯上同時變化，實際電路中，由于延時不同而不可能同時變化，當變化前和變化后的輸出相同時，變化過程中可能產(chǎn)生功能險象。,動態(tài)險象：,若輸入信號變化前的輸

14、出與變化后的輸出不同，在信號變化過程中，輸出值可能交替地變化產(chǎn)生毛刺。,功能險象和動態(tài)險象的判別,四、 險象的排除,3-6 小結,一、集成電路的電器特性,電平參數(shù)、扇出系數(shù)、平均延時等及三種輸出結構；,二、常用的組合電路模塊,加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器（MUX）；,三、組合電路的分析,逐級寫出表達式，求出真值表或功能表，總結邏輯功能。,小結（續(xù)）,四、組合電路設計,門電路：,最簡與或式對應兩級與非門電路，最簡或與式對應兩級或非門電路。,譯碼器：,譯碼器加與非門對應最小項表達式、譯碼器加與門對應最大項表達式、方便實現(xiàn)多輸出函數(shù)。,MUX：,一片MUX實現(xiàn)單一邏輯函數(shù)，常用卡洛圖降維法。,五、充分利用現(xiàn)有的功能模塊實現(xiàn)組合邏輯函數(shù)。,六、毛刺產(chǎn)生的原因及消除方法。,感謝觀看,