《基于FPGA DSP的軟件無線電通用平臺設(shè)計》由會員分享，可在線閱讀，更多相關(guān)《基于FPGA DSP的軟件無線電通用平臺設(shè)計（8頁珍藏版）》請在裝配圖網(wǎng)上搜索。

1、基于FPGA+DSP的軟件無線電通用平臺設(shè)計蘇永芝1，耿慶峰2（1.裝備指揮技術(shù)學(xué)院 航天裝備系，北京 101416 2. 北京光大欣創(chuàng)科技有限公司，北京 100088）摘要：軟件無線電為實現(xiàn)多種無線通信標準提供了方便。本文提出采用FPGADSP的處理結(jié)構(gòu)，結(jié)合高性能的DDC和DUC處理芯片，設(shè)計了一個通用軟件無線電平臺，并對系統(tǒng)的性能進行了測試。實驗表明，系統(tǒng)具有很好的穩(wěn)定性。關(guān)鍵詞：軟件無線電；FPGA；DDC；DUC中圖分類號：TP 273文獻標識碼：AThe Design of General Flat for Software radio Based on FPGA+DSP SU Y

2、ong-zhi1, Geng Yu-ling2, Geng Qing-feng3（1.Department of Space Equipment, Institute of Command and Technology of Equipment, Beijing 101416, China2. HwaCreate(China) Co.,Ltd, Beijing 100088, China）Abstract: The software radio is a kind of wireless equipment which is seasoned with multi communication

3、standards. The paper designs a general software radio flat which adopts FPGA+DSP structure and uses high quality DDC and DUC chips. The system performance is tested by using various signals. The experiment results demonstrate that the system has well stability.Keywords: Software radio，F(xiàn)PGA，DDC，DUC1

4、引言軟件無線電是具有可重配置硬件平臺的無線設(shè)備，可以跨多種通信標準，其基本思想是以開發(fā)性、可擴展、結(jié)構(gòu)最簡的硬件為通用平臺，把盡可能多的通信功能用可升級、可替換的軟件來實現(xiàn)。它們因為更低的成本、更大的靈活性和更高的性能，迅速成為軍事、公共安全和商用無線領(lǐng)域的事實標準。軟件無線電能夠?qū)Χ喾N波形進行基帶處理和數(shù)字中頻處理，而數(shù)字中頻處理能夠?qū)?shù)字信號處理的領(lǐng)域從基帶擴展到射頻。同時，支持基帶和中頻處理的能力又增加了系統(tǒng)的靈活性，也減小了制造成本1,2。目前，DSP速度越來越快，成本越來越低，F(xiàn)PGA的容量越來越大，封裝越來越小，使得DSP+FPGA組成的系統(tǒng)成為解決軟件無線電系統(tǒng)設(shè)計的重要選擇方案

5、之一。在這類應(yīng)用中， FPGA實現(xiàn)大計算量的信號處理數(shù)據(jù)通道和控制，讓系統(tǒng)延遲最小，而DSP處理器則完成基帶處理的算法實現(xiàn)，以實現(xiàn)從一種標準切換至另一種標準。DSP處理器能夠動態(tài)地在軟件的主要部分間切換，而FPGA能夠根據(jù)需要完全重新配置，實現(xiàn)特定標準的數(shù)據(jù)通道。（以上兩段話被我重新改過，比較羅嗦，你看著刪一些）本文介紹了一種基于DSP+FPGA 的數(shù)字中頻處理通用平臺，以對軟件無線電的設(shè)計提供一種靈活的架構(gòu)，在這個平臺之上利用數(shù)字上變頻器和下變頻器以實現(xiàn)軟件無線電中頻信號的接收與發(fā)射功能，利用FPGA 的容量大、可編程實現(xiàn)很多功能，并結(jié)合DSP具有高速的信息處理能力的特點，可以靈活方便地對數(shù)

6、據(jù)進行處理，使得整個平臺結(jié)構(gòu)靈活，通用性強，易于擴展。本平臺較其它類似平臺的優(yōu)點在于：（1）將DSP、FPGA、AD、DA、DUC、DDC集成在一塊板卡上，集成度高，體積小，功耗小，也減少了數(shù)據(jù)在多塊板卡間傳輸可能引起的損壞； （2）DUC和DDC采用硬件電路，避免應(yīng)用軟件實現(xiàn)難度大的困難，減少開發(fā)難度，縮短開發(fā)周期。2 數(shù)字中頻處理通用平臺設(shè)計方案數(shù)字中頻處理平臺為6U CPCI結(jié)構(gòu)，主要由AD轉(zhuǎn)換及DDC模塊、DA+DUC轉(zhuǎn)換模塊、DSP信號處理模塊、PCI總線接口、FPGA高速數(shù)字傳輸、存儲器等幾部分組成?？傮w框圖如圖1所示。圖1 系統(tǒng)總體框圖DSP信號處理模塊主要用于針對TI的DSP相

7、關(guān)的技術(shù)開發(fā)、應(yīng)用和仿真，板上集成了兩片TMS320C6713浮點DSP芯片，因而可極大地滿足通信、雷達、數(shù)字電視等高科技領(lǐng)域?qū)π盘柼幚韺崟r性的要求。FPGA采用的是Virtex-4系列的SX35，通過編程可完成使用者想要實現(xiàn)的功能。FPGA間可通過LVDS總線交換數(shù)據(jù)，此總線工作速率可滿足實時性的要求。在數(shù)字下變頻和上變頻側(cè)，各有一組FPGA和DSP構(gòu)成數(shù)據(jù)處理單元，在此單元中它們共用外部存儲器，以實現(xiàn)數(shù)據(jù)的交換、處理與存儲。在每組的FPGA和DSP中都有自定義方式的外引線接到接插件，以方便擴展功能。在本系統(tǒng)中，系統(tǒng)可以對外部無線電信號進行采集與處理，也可以把數(shù)據(jù)從PC機傳送到系統(tǒng)中，由系統(tǒng)

8、處理后從DA通道發(fā)送出去。因為FPGA和DSP具有系統(tǒng)隨時更新程序的功能，所以在對無線電信號的處理上具有很好的靈活性。系統(tǒng)PCI管理芯片采用QUICKLOGIC公司的QL5064，這是一款反熔絲設(shè)計的芯片，符合 PCI v2.2 規(guī)范，包括PCI部分和用戶部分。PCI嵌入式內(nèi)核由各種控制器和一系列FIFO組成，它具有零等待狀態(tài)猝發(fā)連接能力，可提供高達600MB/s的PCI數(shù)據(jù)傳輸率，主要實現(xiàn)系統(tǒng)與PCI總線的連接。主機可以通過PCI總線實現(xiàn)對板上所有資源的訪問，包括對FPGA及DSP的程序配置，對系統(tǒng)工作寄存器的配置，對內(nèi)存的讀寫。QL5064還可以作為PCI總線主設(shè)備，以DMA方式與主機內(nèi)存

9、交換數(shù)據(jù)，發(fā)起initial方式訪問PCI總線上其它設(shè)備3。另外，利用QL5064器件上的FPGA部分模塊，可以實現(xiàn)PC機通過PCI總線隨時更新FPGA和DSP程序。本系統(tǒng)可以在一個板卡上完成軟件無線電的接收與發(fā)射功能，同時具有系統(tǒng)可以隨時配置的硬件DUC，使用者也可以采用FPGA實現(xiàn)軟核DUC的功能；FPGA和DSP都能進行數(shù)據(jù)處理，為使用者提供了多重選擇；本系統(tǒng)在硬件設(shè)計上實現(xiàn)了可由PC機通過PCI總線隨時更新FPGA和DSP的功能，極大地方便了程序調(diào)試。2.1 發(fā)射前端數(shù)字中頻處理系統(tǒng)發(fā)射前端是由高速DAC數(shù)字上變頻、抽取濾波處理模塊以及專用數(shù)字信號處理（DSP）模塊組成。信號處理模塊由

10、FPGA和DSP組成，DSP完成復(fù)雜算法的計算，而FPGA完成路徑選擇、工作配置等實時性強的工作。經(jīng)信號處理模塊處理后的數(shù)字信號送到數(shù)字上變頻及抽取濾波處理模塊，經(jīng)處理后再送到高速DAC傳送給發(fā)射系統(tǒng)。數(shù)字上變頻DUC與DAC的實現(xiàn)采用AD公司的AD9857。AD9857是Analog Devices公司推出的一種單片混合信號的14位積分數(shù)字上行轉(zhuǎn)換器，集成數(shù)字上變頻DUC功能與DA轉(zhuǎn)換功能的DDS芯片。采樣速率為200MSPS，可產(chǎn)生直流到80MHz的數(shù)字輸出和80dB窄帶的無雜散信號動態(tài)范圍。AD9857具有200MHz內(nèi)部時鐘速度，集成了帶鎖定指示器的420倍可編程時鐘倍頻器，可提供高精

11、度的系統(tǒng)時鐘；內(nèi)部32位正交DDS，可實現(xiàn)FSK調(diào)制功能；14位DDS和DAC的數(shù)據(jù)路徑結(jié)構(gòu)，可接受復(fù)合I/Q輸入數(shù)據(jù)；32位頻率控制字，而且控制接口簡單：10MHz串行，并與SPI兼容；具有反轉(zhuǎn)SINC功能，在DAC變換之前恢復(fù)出想得到的信號包絡(luò)；有很好的動態(tài)特性：當65Hz模擬信號輸出時，D/A轉(zhuǎn)換電路輸出的無雜散動態(tài)范圍SFDR大于80dB，并且能夠?qū)?位輸出進行幅度控制 4。2.2接收后端數(shù)字中頻處理系統(tǒng)接收后端是由高速ADC模塊、數(shù)字下變頻、抽取濾波處理模塊以及專用數(shù)字信號處理（DSP）模塊組成。輸入的模擬中頻信號先經(jīng)過高速ADC模塊，在中頻進行帶通采樣數(shù)字化，然后進行數(shù)字下變頻，將

12、感興趣的信號轉(zhuǎn)換至基帶，同時做抽樣率轉(zhuǎn)換及濾波處理，之后由后續(xù)的專用數(shù)字信號處理器（DSP）進基帶信號處理。A/D采樣之后的數(shù)字信號速率非常高，要從這些高速信號中得到有用的基帶信號，需要有效地對其進行數(shù)字下變頻、抽取、濾波等處理，這些功能可以采用現(xiàn)場可編程門陣列（FPGA）來實現(xiàn)。FPGA具有較高的處理速度和較高的穩(wěn)定性，同時又具有設(shè)計靈活、易于修改和維護的優(yōu)點，可以適應(yīng)不同的系統(tǒng)的要求，采用靈活的結(jié)構(gòu)滿足不同的需要，提高了系統(tǒng)的適用性及可擴展性。專用數(shù)字信號處理器（DSP）主要是通過軟件來實現(xiàn)數(shù)字基帶信號處理以及比特流控制、編碼解碼等高速的數(shù)據(jù)交換和處理功能。DSP的運算速度和精度決定著系統(tǒng)

13、的數(shù)據(jù)處理能力，同時也會對整個系統(tǒng)的性能和結(jié)構(gòu)產(chǎn)生重要的影響。AD芯片采用AD公司的AD6645，AD6645是一種高速、高性能、單片14位ADC。它的高速性能特點允許用于采樣速率高達105MHz的中頻采樣。AD6645的數(shù)字輸出電平與CMOS兼容。因為AD6645的轉(zhuǎn)換速率很快，所以允許更經(jīng)濟有效的設(shè)計5。轉(zhuǎn)換后的數(shù)字信號送入到下變頻模塊DDC中進行處理，DDC采用AD公司的AD6634。從AD6634中出來的數(shù)字信號再由FPGA存入板上SDRAM中，以便于由DSP芯片加以處理。DDC可以由系統(tǒng)隨時進行配置，這樣可以減輕FPGA編程的壓力。3 系統(tǒng)測試3.1 DDC穩(wěn)定性測試穩(wěn)定性是一個系統(tǒng)

14、長時間工作的一個重要指標，對10MHz的正弦波信號每隔20分鐘采集一段數(shù)據(jù)，共采集了3組數(shù)據(jù)。圖2、3、4分別示出了每組數(shù)據(jù)的幅度和相位。幅度相位圖2 第一次采集的信號幅度和相位幅度均值=70.41dB，標準差=0.0032dB；相位均值=116.82度，標準差=0.0553度幅度相位圖3 第二次采集的信號幅度和相位幅度均值=70.41dB，標準差=0.0031dB；相位均值=116.78度，標準差=0.0576度幅度相位圖4 第三次采集的信號幅度和相位幅度均值=70.40dB，標準差=0.0031dB；相位均值=116.75度，標準差=0.053度從三組數(shù)據(jù)可以看出，接收系統(tǒng)隨時間變化穩(wěn)定性

15、很好。3.2 DDC功率分辨率測試功率分辨率測試是系統(tǒng)本身對信號幅度變化的一個量化測試。改變信號源的輸出電平，分別采集不同電平的信號，用Matlab求采集信號的幅度均值和方差。測試結(jié)果如表1所示：表1 功率分辨率測試結(jié)果序號信號電壓（mVpp）均值（dB）方差（dB）150070.37350.0031250570.46020.0030360071.95460.0026470073.28860.0022580074.44520.0020680574.49890.0020從表格來看，DDC可以分辨出5 mVpp的差值的變化，而且在AD芯片模擬信號輸入范圍的中間值左右時，方差值比較穩(wěn)定。3.3信噪比

16、測試ADC時鐘為80M，采集的輸入AD信號是5M正弦波，對采集的數(shù)據(jù)用MATLAB進行計算結(jié)果如下圖所示。DDC時鐘80M，抽取設(shè)定16，AD模擬信號輸入為10.1M正弦波，DUC中頻為10M，對采集的數(shù)據(jù)用MATLAB進行計算結(jié)果如下圖所示。 圖1為采樣數(shù)據(jù)直接繪圖；圖2為圖1的展開；圖3和圖4分別是兩路數(shù)據(jù)進行FFT計算后的結(jié)果。3.4DA輸出測試 圖5（a）由AD9857內(nèi)部生成的5M正弦波 （b）由外部輸入經(jīng)AD9857處理后輸出的10M正弦波圖5（a）是配置DUC在DAC芯片內(nèi)部生成的5M正弦波的輸出顯示。圖5（b）是從FPGA給DAC的一個10M正弦波得到的波形顯示。從這兩個波形顯

17、示來看，AD9857器件的DUC部分工作效果很好，其DAC輸出效果也是十分地好。4 結(jié)論通過上述分析與測試，數(shù)字下變頻的性能既能保持長時間的穩(wěn)定又能保持很高的分辨率，而配置DUC后的DAC輸出效果也很好，同時ADC的信噪比也符合要求。FPGA可提供通用的計算結(jié)構(gòu)，實時性好，非常適合于軟件無線電中基帶和IF數(shù)字處理的需要。另外，通用處理DSP與FPGA結(jié)合使用，發(fā)揮各自的優(yōu)勢，能夠增強功能，改善吞吐量，減小系統(tǒng)成本和降低系統(tǒng)功率。板上設(shè)計有硬件數(shù)字下變頻和數(shù)字上變頻器件，可以用系統(tǒng)對它們進行靈活的配置，使得對DDC和DUC的應(yīng)用變得簡單，初學(xué)者也能很容易地實現(xiàn)這些功能。目前，本文所設(shè)計的通用平臺系統(tǒng)，已作為產(chǎn)品成功地應(yīng)用于某院校的電子對抗項目。參考文獻（References）1鈕心沂，楊義先。軟件無線電技術(shù)與應(yīng)用M。北京：北京郵電大學(xué)出版社2楊小牛，樓才義。軟件無線電原理與應(yīng)用M。北京：電子工業(yè)出版社3 Quick Logic.QL5064 Users Manual datasheet4 ANALOG DEVICES. CMOS 200 MSPS 14-Bit Quadrature Digital Upconverter AD98575 ANALOG DEVICES.14-Bit,80/105 MSPS A/D Converter AD6645 Datasheet