《QPSK調(diào)制解調(diào)器仿真設(shè)計(jì)》由會(huì)員分享，可在線閱讀，更多相關(guān)《QPSK調(diào)制解調(diào)器仿真設(shè)計(jì)（12頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、湖南文理學(xué)院課程設(shè)計(jì)報(bào)告課程名稱： 專業(yè)綜合課程設(shè)計(jì) 教學(xué)院部： 電氣與信息工程學(xué)院 專業(yè)班級(jí)： 通信工程08101班 學(xué)生姓名： 謝 德 學(xué)生學(xué)號(hào)： 200816020111 指導(dǎo)教師： 葉 華 完成時(shí)間： 2011 年6月21日 評(píng)閱意見(jiàn)： 評(píng)閱教師 日期 報(bào)告成績(jī)： 目錄一、摘要2二、設(shè)計(jì)目的：2三、設(shè)計(jì)要求：2四、QPSK調(diào)制解調(diào)的基本原理21、多進(jìn)制數(shù)字相位調(diào)制（MPSK）基本原理22、QPSK的調(diào)制33、QPSK的解調(diào)4五、QPSK調(diào)制解調(diào)系統(tǒng)仿真51、基于FPGA調(diào)制電路52、基于FPGA解調(diào)電路7六、心得體會(huì)9參考文獻(xiàn)9QPSK調(diào)制解調(diào)器的仿真設(shè)計(jì)一、摘要在數(shù)字信號(hào)的調(diào)制方式中

2、QPSK是目前最常用的一種數(shù)字信號(hào)調(diào)制方式,它具有較強(qiáng)的抗干擾性、較高的頻譜利用率和較高的功率利用率，且在電路上實(shí)現(xiàn)也較為簡(jiǎn)單。因此，它廣泛應(yīng)用于高、中速的數(shù)據(jù)傳輸系統(tǒng)中。調(diào)制技術(shù)是通信領(lǐng)域里非常重要的環(huán)節(jié)，一種好的調(diào)制技術(shù)不僅可以節(jié)約頻譜資源而且可以提供良好的通信性能。QPSK調(diào)制是一種具有較高頻帶利用率和良好的抗噪聲性能的調(diào)制方式，在數(shù)字移動(dòng)通信中已經(jīng)得到了廣泛的應(yīng)用。數(shù)字通信技術(shù)與FPGA 的結(jié)合是現(xiàn)代通信系統(tǒng)發(fā)展的一個(gè)必然趨勢(shì)。文中介紹了QPSK 調(diào)制解調(diào)的原理, 并基于FPGA 實(shí)現(xiàn)了QPSK 調(diào)制解調(diào)電路，以及在maxplus2環(huán)境下的仿真。關(guān)鍵詞：數(shù)字信號(hào)；調(diào)制；解調(diào)；QPSK；

3、maxplus；二、設(shè)計(jì)目的：掌握QPSK調(diào)制解調(diào)技術(shù)，用仿真軟件設(shè)計(jì)實(shí)現(xiàn)QPSK調(diào)制解調(diào)器。三、設(shè)計(jì)要求：1、闡述QPSK調(diào)制解調(diào)技術(shù)2、畫出QPSK調(diào)制解調(diào)器的原理方框圖3、畫出QPSK調(diào)制解調(diào)器的仿真波形圖4、寫出詳細(xì)的設(shè)計(jì)報(bào)告（不少于5000字）四、QPSK調(diào)制解調(diào)的基本原理1、多進(jìn)制數(shù)字相位調(diào)制（MPSK）基本原理多進(jìn)制數(shù)字相位調(diào)制也稱多元調(diào)相或多相制。他利用具有多個(gè)相位狀態(tài)的正弦波來(lái)代表多組二進(jìn)制信息碼元，即用載波的一個(gè)相位對(duì)應(yīng)于一組二進(jìn)制信息碼元。如果載波有個(gè)相位，它可以代表k位二進(jìn)制碼元的不同碼組。在MPSK信號(hào)中，載波相位可取個(gè)可能值， 。因此MPSK信號(hào)可表示為 假定載波頻

4、率是基帶數(shù)字信號(hào)的整數(shù)倍，則上式可改寫為由上式表明，MPSK信號(hào)可等效為兩個(gè)正交載波進(jìn)行多電平雙邊帶調(diào)幅所得已調(diào)波之和。帶寬的產(chǎn)生可按類似于雙邊帶正交調(diào)制信號(hào)的方式實(shí)現(xiàn)。本文以4PSK為例進(jìn)行分析與說(shuō)明。2、QPSK的調(diào)制4PSK常稱為正交相移鍵控（Quadrature Phase Shift Keying,QPSK）。它的每個(gè)碼元含有2b的信息。現(xiàn)在用00，01，10，11表示QPSK的四種狀態(tài)。所以，對(duì)于輸入的二進(jìn)制序列，每?jī)晌淮a元一組。然后根據(jù)碼元情況，用載波的四種相位去表示它們。這種由兩個(gè)碼元構(gòu)成一種狀態(tài)的符號(hào)碼元稱為雙比特碼元。碼元ab與相位之間的關(guān)系如表1所示。表1 QPSK信號(hào)的

5、編碼abab00110110QPSK的產(chǎn)生方法兩種。第一種是用相乘電路，第二種是選擇法，本設(shè)計(jì)采用相乘電路來(lái)設(shè)計(jì)的。如圖1所示。圖中輸入基帶信號(hào)是二進(jìn)制不歸零雙極性碼元，它被“串/并變換”電路變成兩路碼元a和b。變成并行碼元a和b后，其每個(gè)碼元的持續(xù)時(shí)間是輸入碼元的2倍。這兩路并行碼元序列分別用以和兩路正交載波相乘。兩路信號(hào)在相加電路中相加后得到輸出矢量。串/并變換相干載波產(chǎn)生/2相移相乘電路相乘電路相加電路單/雙極性變換單/雙極性變換圖13、QPSK的解調(diào)由于QPSK信號(hào)可以看作是兩個(gè)正交2PSK信號(hào)的疊加，所以用兩路正交的相干載波去解調(diào)，可以很容易地分離這兩路正交的2PSK信號(hào)。相干解調(diào)后

6、的兩路并行碼元a和b，經(jīng)過(guò)并串變換后，成為串行數(shù)據(jù)輸出。此法是一種正交相平解調(diào)法，又稱極性比較法，原理如圖2所示。BPFLPFLBP抽判抽判并/串變換相干載波產(chǎn)生/2相移相乘電路相乘電路定時(shí)抽樣輸出圖2為了便于分析，可不考慮噪聲的影響。這樣，加到接收機(jī)上的信號(hào)在符號(hào)持續(xù)時(shí)間內(nèi)可表示為假定討論的/4相移系統(tǒng),那么只能取/4、3/4、5/4、7/4。兩路乘法器的輸出分別為L(zhǎng)PF輸出分別是根據(jù)/4移相系統(tǒng)PSK信號(hào)的相位配置規(guī)定，抽樣判決器的判決準(zhǔn)則列于表2，當(dāng)判決器按極性判決時(shí)，若正抽樣值判為1，負(fù)抽樣判定為0，則可將調(diào)相信號(hào)解調(diào)為相應(yīng)的數(shù)字信號(hào)。解調(diào)出來(lái)的a和b在經(jīng)過(guò)并/串變換，就可以還原出原調(diào)

7、制信號(hào)。若解調(diào)/2移相系統(tǒng)的PSK信號(hào)，需改變移相網(wǎng)絡(luò)及判決準(zhǔn)則。表2 /4系統(tǒng)判決器判決準(zhǔn)則符號(hào)相位的極性的極性判決器輸出ab/4+113/4-+015/4-007/4+-10五、QPSK調(diào)制解調(diào)系統(tǒng)仿真1、基于FPGA調(diào)制電路QPSK調(diào)制電路方框圖基帶信號(hào)通過(guò)串/并轉(zhuǎn)換器得到 2 位并行信號(hào),四選一開(kāi)關(guān)根據(jù)該數(shù)據(jù), 選擇載波對(duì)應(yīng)的相位進(jìn)行輸出, 即得到調(diào)制信號(hào), 調(diào)制框圖如圖3所示。FPGAclkstart基帶信號(hào)四選一開(kāi)關(guān)并/串轉(zhuǎn)換已調(diào)信號(hào)分頻圖3QPSK調(diào)制程序及maxplus2下的仿真圖（圖4）library ieee;use ieee.std_logic_arith.all;use

8、 ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_QPSK isport(clk :in std_logic; -系統(tǒng)時(shí)鐘start :in std_logic; -開(kāi)始調(diào)制信號(hào)x :in std_logic; -基帶信號(hào)y :out std_logic); -調(diào)制信號(hào)end PL_QPSK;architecture behav of PL_QPSK issignal q:integer range 0 to 7; -計(jì)數(shù)器signal xx:std_logic_vector(1 downto 0); -中間寄

9、存器signal yy:std_logic_vector(1 downto 0); - 2 位并行碼寄存器signal f:std_logic_vector(3 downto 0); -載波 fbeginprocess(clk) -通過(guò)對(duì) clk 分頻, 得到 4 種相位;并完成基帶信號(hào)的串并轉(zhuǎn)換beginif clk event and clk=1 thenif start=0 then q=0;elsif q=0 then q=1;f (3)=1 ; f (1)=0 ; xx(1)=x;yy=xx;elsif q=2 then q=3;f(2)=0 ; f(0)=1 ;elsif q=4

10、then q=5;f(3)=0 ; f(1)=1 ; xx(0)=x;elsif q=6 then q=7;f(2)=1 ; f(0)=0 ;else q=q+1;end if;end if;end process;y=f(0) when yy=11 elsef(1) when yy=10 elsef(2) when yy=01 elsef(3); -根據(jù) yy寄存器數(shù)據(jù), 輸出對(duì)應(yīng)的載波end behav;圖42、基于FPGA解調(diào)電路QPSK解調(diào)電路方框圖當(dāng)調(diào)制為低電平時(shí), 譯碼器 1 根據(jù)記數(shù)器輸出值, 送入加法器相應(yīng)的數(shù)據(jù)。加法器把運(yùn)算結(jié)果送到寄存器, 譯碼器 2 根據(jù)寄存器數(shù)據(jù)通過(guò)譯碼

11、, 輸出兩位并行信號(hào),該信號(hào)再通過(guò)并串轉(zhuǎn)換即可得到解調(diào)后的基帶信號(hào), 調(diào)制框圖如圖 5所示。FPGAclkstart調(diào)制信號(hào)計(jì)數(shù)器譯碼1加法器譯碼2基帶信號(hào)并/串圖5QPSK解調(diào)程序及maxplus2下的仿真圖（圖6）library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity demodulation isport(clk :in std_logic; -系統(tǒng)時(shí)鐘start :in std_logic; -同步信號(hào)x :in std_lo

12、gic; -調(diào)制信號(hào)y :out std_logic); -基帶信號(hào)end demodulation;architecture behav of demodulation issignal q:integer range 0 to 7; -計(jì)數(shù)器signal xx:std_logic_vector(2 downto 0); -加法器signal yyy:std_logic_vector(1 downto 0); -2位并行基代信號(hào)寄存器signal yy:std_logic_vector(2 downto 0); -寄存 xx數(shù)據(jù)beginprocess(clk)beginif clk eve

13、nt and clk=1 thenif start=0 then q=0;elsif q=0 then q=1;yy=xx; y=yyy(0); -把加法計(jì)數(shù)器的數(shù)據(jù)送入 yy寄存器if x=0 then xx=001; -調(diào)制信號(hào)x為低電平時(shí),送入加法器的數(shù)據(jù)“001”else xx=000;end if;elsif q=2 then q=3;if x=0 then xx=xx+001; -調(diào)制信號(hào)x為低電平時(shí),送入加法器的數(shù)據(jù)“001”end if;elsif q=4 then q=5; y=yyy(1);if x=0 then xx=xx+010;-調(diào)制信號(hào)x為低電平時(shí),送入加法器的數(shù)據(jù)

14、“010”end if;elsif q=6 then q=7;if x=0 then xx=xx+011;-調(diào)制信號(hào)x為低電平時(shí),送入加法器的數(shù)據(jù)“011”end if;else q=q+1;end if;end if;end process;process(clk) -此進(jìn)程根據(jù)yy寄存器里的數(shù)據(jù)進(jìn)行譯碼beginif clk=1 and clk event thenif yy=101 then yyy=00; - yy寄存器“101”對(duì)應(yīng)基帶碼“00”elsif yy=011 then yyy=01; -yy寄存器“011”對(duì)應(yīng)基帶碼“01”elsif yy=010 then yyy=10

15、; -yy寄存器“010”對(duì)應(yīng)基帶碼“10”elsif yy=100 then yyy=11; -yy寄存器“100”對(duì)應(yīng)基帶碼“11”else yyy=00;end if;end if;end process;end behav;圖6六、心得體會(huì)本設(shè)計(jì)是以FPGA可編程器件為核心，通過(guò)用軟件實(shí)現(xiàn)對(duì)輸入的信號(hào)進(jìn)行分析并進(jìn)行編碼（譯碼）輸出。從而實(shí)現(xiàn)了QPSK調(diào)制解調(diào)的仿真設(shè)計(jì)。這次課程設(shè)計(jì)使我掌握了很多實(shí)踐知識(shí)，在老師和同學(xué)的幫助下對(duì)maxplus2有了進(jìn)一步的了解。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得

16、出結(jié)論，進(jìn)而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。整個(gè)設(shè)計(jì)過(guò)程可以說(shuō)不是很順利，因?yàn)橛泻芏嘀R(shí)已經(jīng)淡忘，還有很多新的東西沒(méi)有掌握，所以這次設(shè)計(jì)在不斷的復(fù)習(xí)、學(xué)習(xí)中度過(guò)，使我受益匪淺，也使我對(duì)VHDL語(yǔ)言的運(yùn)用有了進(jìn)一步的了解和掌握，也為今后的學(xué)習(xí)生活和工作打下良好的基礎(chǔ)。參考文獻(xiàn)1基于CPLD/FPGA的數(shù)學(xué)通信系統(tǒng)建模與設(shè)計(jì)，段吉海，電子工業(yè)出版社。2通信原理（第6版），樊昌信，國(guó)防工業(yè)出版社。本文是通過(guò)網(wǎng)絡(luò)收集的資料，如有侵權(quán)請(qǐng)告知，我會(huì)第一時(shí)間處理。本店專業(yè) 提供 豆丁網(wǎng) 道客巴巴 百度文庫(kù) 智客（21ask） 文檔在線 網(wǎng)站的原始文檔下載服務(wù)。收費(fèi)標(biāo)準(zhǔn)：1、 豆丁網(wǎng)： 按照豆丁網(wǎng)原價(jià)

17、的50%收取，不收手續(xù)費(fèi)。2、 道客巴巴：按照道客巴巴網(wǎng)站原價(jià)的90%收取，不收手續(xù)費(fèi)。3、 百度文庫(kù)：所有文檔，無(wú)論多少積分，統(tǒng)一收取1元，不收手續(xù)費(fèi)。4、 智客網(wǎng)： 按照智客網(wǎng)的原價(jià)收取，手續(xù)費(fèi)1元。（智客網(wǎng)站 每次充值最少是20元）5、 文檔在線：所有文檔，無(wú)論多少積分，統(tǒng)一收取5元，不收手續(xù)費(fèi)（文檔在線網(wǎng)站，每次充值至少20元）。關(guān)于發(fā)貨：（5分鐘內(nèi)完成）1、 通過(guò)旺旺發(fā)送。2、 通過(guò)QQ發(fā)送。3、 通過(guò)郵箱發(fā)送。聯(lián)系方式：1、 QQ：16405228812、 旺旺：mx5976516613、 郵箱：16405228814、 手機(jī)：15018530036（限短信）注意事項(xiàng)：1、 所有文檔一經(jīng)售出概不退款。2、 大家購(gòu)買時(shí)，請(qǐng)按實(shí)際的價(jià)格選擇合適的寶貝數(shù)量。否則不予發(fā)貨。謝謝配合。3、 拍下寶貝時(shí)，務(wù)必備注清楚文檔網(wǎng)站鏈接地址（或者文檔的完整名稱）以及郵箱地址。4、 店主在線時(shí)再拍，以防止不能及時(shí)的給您發(fā)貨。您有任何疑問(wèn)，請(qǐng)聯(lián)系我！歡迎大家前來(lái)咨詢！營(yíng)業(yè)時(shí)間 早上10：30-01：00