基于VHDL的數(shù)字式競賽搶答器的設計與實現(xiàn)- 搶答、計分和報警 完成日期： 指導教師簽字： 答辯小組成員簽字： I 基于VHDL的數(shù)字式競賽搶答器的設計與實現(xiàn) 搶答、計分和報警 摘 要 搶答器作為一種電子產(chǎn)品，早已廣泛應用于各種智力競賽和知識競賽場合，是競 賽問答中一種常用的必備裝置電路結(jié)構形式多種多樣。 本設計使用 VHDL 語言設計一個四路數(shù)字競賽搶答器系統(tǒng)。 VHDL 是一種全方 位的硬件描述語言，幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底 向上的電路設計過程都可以用 VHDL 來完成。本文闡述了 EDA 的概念和發(fā)展、 VHDL 語言的優(yōu)點和語法結(jié)構并分析講解了四路數(shù)字競賽的各模塊的功能要求、基本 原理以及實現(xiàn)方法。本系統(tǒng)的設計就是采用VHDL 硬件描述語言編程，基于 QuatusII6.0 平臺進行編譯和仿真來實現(xiàn)的，其采用的模塊化、逐步細化的設計方法有 利于系統(tǒng)的分工合作，并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯誤，提高系統(tǒng)設計的 效率。搶答器的主要功能模塊是是： 1、對第一搶答信號的鑒別和鎖存功能； 2、計 分功能。3、數(shù)碼顯示 ；4、答題限時功能。在本設計主要講述搶答、計分和警告的功 能。 關鍵詞: 搶答器；EDA ；VHDL II Based on VHDL for Digital Competition Vies to Answer First the Design andImplementation -Vies to AnswerFirst, Scoring and Call the Police Abstract Responder is a kind of electronic products, has been widely used in all kinds of intelligence competition and knowledge contests occasions, is contest answers must have a common device circuit structure forms. The design of the use of VHDL language design a four way race responder digital system.VHDL is a full range of hardware description language, covering almost the past various hardware description language function, the top-down or bottom-up circuit design process can use VHDL to complete.This paper expounds the concept and the development of EDA, VHDL language advantages and grammatical structure and Analysis on the four digital competition each module functional requirements, principle and implementation method.The design of this system is the use of VHDL hardware description language, based on QuatusII6.0 platform compilation and simulation to achieve, the modular, stepwise refinement design method is helpful for system of division of labour, and early identification of each module and the system error, improve the efficiency of system design.Vies to answer first the main function module is: 1, the first vies to answer first the differential signal and latch function; 2, score function.In 3, a digital display; 4, the answer time limit function.In this design is mainly about answering, scoring and warning function. Key words: responder; EDA; VHDL III 目錄目錄 1 緒論1 2 總體設計方案2 3 設計平臺的描述3 3.1 EDA 的概述3 3.2 VHDL 語言特點描述4 3.3 設計平臺 QUARTUSII 6.O 軟件的概述及工作原理 .5 4 搶答器各部分的設計描述及仿真波形7 4.1 搶答鑒別、計分和報警模塊的設計7 4.1.1 搶答鑒別模塊設計7 4.1.2 報警模塊設計8 4.1.3 計分模塊的設計9 4.2 其他模塊的設計10 4.2.1 譯碼模塊的設計10 4.2.2 定時模塊的設計10 4.2.3 動態(tài)顯示模塊的設計：12 5 總結(jié)13 參考文獻14 致謝15 附錄 源代碼16 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 1 1 緒論 隨著集成技術的發(fā)展，尤其是中、大規(guī)模和超大規(guī)模集成電路的發(fā)展，數(shù)字電子技術 的應用越來越多地滲透到國民經(jīng)濟的各個部門，目前數(shù)字電子技術已經(jīng)廣泛應用于計算機、 自動控制、電子測量儀表、電視、雷達、通信等各個領域。其中，搶答器就是典型的一種 運用數(shù)字集成的設備。 在日常生活中，各種智力競賽越來越多，而搶答器是必不可少的設備之一，答題時一 般分為必答和搶答兩種。必答有時間限制，到時要告警。而搶答則要求參賽者做好充分準 備，由主持人宣讀完題目后，參賽者開始搶答，誰先按下按鈕，就由誰答題，但競賽過程 中很難準確判斷出誰先按下按鍵，因此使用搶答器來完成這一功能是很有必要的。它能夠 準確、公正、直觀地判斷出首輪搶答者，并且通過搶答器的數(shù)碼顯示和警示蜂鳴等方式指 示出首輪搶答者。 以下幾章主要介紹搶答器的搶答鑒別、計分和報警功能的實現(xiàn)，VHDL 語言的特點及 發(fā)展趨勢，QuatusII6.0 開發(fā)平臺的仿真等。 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 2 2 總體設計方案 使用硬件描述語言（VHDL語言）實現(xiàn)搶答器的設計，方案實現(xiàn)的思路如下面的框 圖描述 圖2-1 總體設計方案框圖 根據(jù)以上框圖，本設計可分為以下幾個模塊： 1、搶答判別模塊：它的功能是鑒別四組中是哪組搶答成功并且把搶答成功的組別信號輸 出給鎖存模塊。 2、顯示報警模塊：就是把各個模塊的輸入的不同信號經(jīng)過譯碼成 BCD 碼然后直接在數(shù) 碼管上顯示，還可以加上蜂鳴器的聲音，更能給觀眾一個準確、簡明的數(shù)字。 3、主持人控制模塊：給節(jié)目主持人設置一個控制開關，用來控制系統(tǒng)的清零和搶答的開 始。 4、鎖存模塊：該電路的作用是當?shù)谝粋€搶答者搶答后，對第一個搶答者的組別進行鎖存 并顯示在數(shù)碼管上，后面的搶答者信號全都無響應，直到主持人按下復位鍵。 5、計分模塊：由主持人控制，針對選手的答題情況，進行加分或減分。 6、在設計過程中，其他模塊的添加。 答題定時 譯碼輸出 搶答鑒別 組別鎖存 主持人控制 聲音報警 顯示模塊 計分模塊 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 3 3 設計平臺的描述 3.1 EDA 的概述 20 世紀 90 年代，國際上電子和計算機技術較先進的國家，一直在積極探索新的電子 電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子 技術設計領域，可編程邏輯器件（如 CPLD、FPGA）的應用，已得到廣泛的普及，這些 器件為數(shù)字系統(tǒng)的設計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構 和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大 地改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程和設計觀念，促進了 EDA 技術的迅速發(fā)展。 EDA 技術就是以計算機為工具，設計者在 EDA 軟件平臺上，用硬件描述語言 VHDL 完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布 線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA 技術 的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 利用 EDA 工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工 作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 現(xiàn)在對 EDA 的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、 礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有 EDA 的應用。目前 EDA 技術已在各大公司、 企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性 分析直到飛行模擬，都可能涉及到 EDA 技術。 EDA 技術是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理 及智能化技術的最新成果，進行電子產(chǎn)品的自動設計。 利用 EDA 工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工 作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 現(xiàn)在對 EDA 的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、 礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有 EDA 的應用。目前 EDA 技術已在各大公司、 企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性 分析直到飛行模擬，都可能涉及到 EDA 技術。本文所指的 EDA 技術，主要針對電子電路 設計、PCB 設計和 IC 設計。 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 4 EDA 是在 20 世紀 90 年代初從計算機輔助設計、計算機輔助制造、計算機輔助測試 和計算機輔助工程的概念發(fā)展而來的。EDA 技術不僅極大地提高了系統(tǒng)的設計效率，而 且使設計者擺脫了大量的輔助性工作，將精力值終于創(chuàng)造性的方案與概念的構思上。 在傳統(tǒng)的數(shù)字系統(tǒng)設計中，描述硬件的方法通常是邏輯表達式和邏輯電路圖。隨著系 統(tǒng)復雜程度的增加，這些描述方法變得過于復雜，不便于使用。VHDL 語言是一種在 EDA 設計中廣泛流行的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構、行為、功能和接 口。除了含有許多具有硬件特征的語句外，VHDL 語言的句法、語言形式和描述風格十分 類似于一般的計算機高級語言，是目前硬件描述語言中應用最為廣泛的一種。VHDL 語言 具有很強的電路描述能力，支持硬件的設計、驗證、綜合和測試，是一種多層次的硬件描 述語言。目前，IEEE 又推出了一種新標準，將 VHDL 語言的描述能力從數(shù)字電路擴展到 模擬電路及數(shù)模混合電路的設計，這使得 VHDL 語言的應用范圍更加廣泛。 3.2 VHDL 語言特點描述 VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language， 誕生于 1982 年。1987 年底，VHDL 被 IEEE 和美國國防部確認為標準硬 件描述語言。 VHDL 主要用于描述 數(shù)字系統(tǒng)的結(jié)構，行為，功能和接口。除了含有許多具有硬件 特征的語句外，VHDL 的語言形式和描述風格與句法是十分類似于一般的 計算機高級語 言。VHDL 的程序結(jié)構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電 路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既 涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部 開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念 是 VHDL 系統(tǒng)設計的基本點。 VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用，它自身必然具有很多 其他硬件描述語言所不具備的優(yōu)點。歸納起來， VHDL 語言主要具有以下優(yōu)點： （1）VHDL 語言功能強大，設計方式多樣 VHDL 語言具有強大的語言結(jié)構，只需采用簡單明確的VHDL 語言程序就可以 描述十分復雜的硬件電路。同時，它還具有多層次的電路設計描述功能。此外， VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設計實現(xiàn)，這是其他硬件 描述語言所不能比擬的。 VHDL 語言設計方法靈活多樣，既支持自頂向下的設計方式， 也支持自底向上的設計方法； 既支持模塊化設計方法，也支持層次化設計方法。 （2）VHDL 語言具有強大的硬件描述能力 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 5 VHDL 語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路，也可以描述 門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構描述，也可以采 用三者的混合描述方式。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準 確地建立硬件電路的模型。 VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類 型。VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會 給硬件描述帶來較大的自由度。 （3）VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在： 對于同一個硬件電路的 VHDL 語言 描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合 器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 （4）VHDL 語言的設計描述與器件無關 采用 VHDL 語言描述硬件電路時，設計人員并不需要首先考慮選擇進行設計的器 件。這樣做的好處是可以使設計人員集中精力進行電路設計的優(yōu)化，而不需要考慮其 他的問題。當硬件電路的設計描述完成以后， VHDL 語言允許采用多種不同的器件結(jié) 構來實現(xiàn)。 （5） VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設計方法。在設計過程中，設計人員可以建 立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步 步地進行設計，而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的 存檔模塊，將這些模塊存放在庫中，就可以在以后的設計中進行復用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此 它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作 量，縮短開發(fā)周期。 3.3 設計平臺 QuartusII 6.O 軟件的概述及工作原理 QuartusII6.0 軟件是Altera公司最新版本的EDA 開發(fā)軟件，支持APEX系列、Cyclone 系列、Stratix系列和Excalibur系列等新型系列軟件的開發(fā)。含有工作組計算、集成邏輯分 析儀、EDA工具集成、多過程支持、增強重編譯和IP集成等特性。支持百萬門級的設計， 支持高速I/O設計，具有更強的設計能力和更快的編譯速度。QuartusII6.0開發(fā)軟件為可編 程片上系統(tǒng)設計提供了一個完整的設計環(huán)境。無論是使用個人電腦、NUIX或Linux工作站， QuartusII6.0都提供了方便設計、快速編譯處理以及編程功能。 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 6 QuartusII6.0 輸入的設計過程一般為創(chuàng)建工程、輸入文件、項目編譯、波形仿真、項 目校驗和編程下載等幾個步驟。 1、創(chuàng)建工程：在將設計實體輸入集成開發(fā)環(huán)境并進行編譯之前，應當首先創(chuàng)建 針對該設計實體的工程項目文件； 2、輸入文件：采用硬件描述語言描述的設計文件，可以預先用文本文件編輯工 具輸入并編輯，也可在 QuartusII6.0 集成開發(fā)環(huán)境中輸入和編輯。對于事先完 成輸入編輯的設計文件，也可在創(chuàng)建工程項目文件時予以添加，也可在 QuartusII6.0 集成開發(fā)環(huán)境中選擇 File-Open，打開和編輯選中的設計文件。 3、編譯設計項目：QuartusII6.0 編譯器的功能是對設計文件進行分析檢查和邏輯 綜合，并將綜合結(jié)果生成可以對器件編程的目標文件，和供時序分析的時序 信息文件等輸出文件。編譯過程包括分析與綜合、適配、編程和時序分析 4 個環(huán)節(jié)。對于比較簡單的設計，可以使用全程編譯一次完成上述 4 個環(huán)節(jié)； 而對于較為復雜的設計，每一次全程編譯都非常耗時，因此可以采用分步驟 編譯，分別完成每個環(huán)節(jié)，逐個分析每個環(huán)節(jié)輸出的編譯報告，這樣可以提 高設計效率。 4、仿真設計項目：當一個設計項目完成編譯以后，如果不對、驗證正確與否， 就直接下載到項目器件中的話，其結(jié)果是無法預知的。因為通過編譯只能說 明源設計文件符合描述語言的語法規(guī)則，并可以本綜合成為電路，但不能說 明該電路可以完成設計要求。 驗證是設計中的一個重要環(huán)節(jié)，而邏輯模擬-仿真則是最常用的驗證手 段。使用 QuartusII6.0 仿真設計項目，首先要編輯仿真波形文件并存盤，然后 運行 QuartusII6.0 的仿真器。 5、當設計文件的方針通過后，就可以將變異輸出的配置文件下載到項目辦上了。 值得注意的是，在下載配置文件之前，應當首先將目標期間的引腳鎖定到相 應的端口上，這樣才能使目標板正常運行。 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 7 4 搶答器各部分的設計描述及仿真波形 4.1 搶答鑒別、計分和報警模塊的設計 4.1.1 搶答鑒別模塊設計 在這個模塊中主要實現(xiàn)搶答過程中的搶的功能，并且能夠?qū)崿F(xiàn)當有一路搶答按鍵按下 時，該路搶答信號將其余各按鍵信號封鎖的功能。在這個模塊輸入端有WARN輸入（以時 間控制系統(tǒng)的WARN輸出信號為信號源）、一個和“時間控制系統(tǒng)”公用的CLEAR端、4人 搶答輸入信號端S0，S1，S2，S3和有一個時鐘信號端CLK，這個時鐘信號是個高頻信號， 用以掃描S0，S1，S2，S3是否有信號輸入。輸出端有對應于S0，S1，S2，S3編號的4個指 示燈LED和4線2進制輸出端STATES（用于鎖存當前的狀態(tài)），還有一個STOP端用于指示 S0，S1，S2，S3按鈕狀態(tài)（控制計算器停止）.生成模塊圖如4.1所示： 圖 4-1 搶答鑒別模塊的模塊圖 仿真波形如圖 4.2 所示： 圖4-2 搶答鑒別模塊部分仿真波形 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 8 4.1.2 報警模塊設計 （1） 在這個模塊中主要實現(xiàn)搶答過程中的報警功能，當主持人按下控制鍵，有限時間內(nèi) （N 秒內(nèi)）有人搶答或是倒計時到了之后蜂鳴聲開始報警，輸出 SOUND 有效電平為高。 生成模塊如圖 4.3（1）所示： 圖4-3 報警模塊（1） 的模塊圖 其仿真波形圖如圖 4.4 所示： 圖4-4 報警模塊（1）的仿真波形 (2) 具有犯規(guī)設置電路對提前搶答和超時搶答者，則報警并顯示組別。其中， S、S1、S2、S3表示四個按鍵，CLEAR是復位控制端，WARNS是警告信號。 圖 4-5 報警模塊（2）的模塊圖 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 9 仿真波形如圖所示： 圖 4-6 報警模塊（2）的仿真波形 4.1.3 計分模塊的設計 本模塊主要實現(xiàn)題目中的最后一個要求。設置一個計分電路，每組開始預置 10 分，由主持人記分，答對一次加 1 分，答錯一次減 1 分。CLK 是一個時鐘信號， CLR 是復位信號，ADD 與 SUB 是加減控制端，CHOOSE 是選擇組別，用以控制 加減組別。本設計是選用 BCD 碼（即用四位二進制數(shù)來表示一位十進制）來顯示 計數(shù)。aa0、aa1 是顯示計分的個位和十位。bb0、bb1、cc0、cc1、dd0、dd1 其功 能和 aa0、aa1 相同。生成模塊圖如右圖： 圖 4-7 計分模塊的模塊圖 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 10 仿真波形如圖 4.8 所示： 圖 4-8 計分模塊的仿真波形圖 4.2 其他模塊的設計 4.2.1 譯碼模塊的設計 將搶答過程中鎖存的BCD碼轉(zhuǎn)換成7段碼用于LED的顯示。在程序設計中， INSTATES 代表七個輸入，QOUT 七個輸出端。生成的模塊圖如圖4.9所示： 圖 4-9 譯碼模塊的模塊圖 4.2.2 定時模塊的設計 這個模塊中主要實現(xiàn)搶答過程中的計時功能，在搶答開始后進行N秒的倒計時，并且 在N秒倒計時后無人搶答的情況下顯示超時并輸出信號至WARN報警，或者只要N秒內(nèi)有 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 11 人搶答，由搶答鑒別模塊輸出的STOP信號控制停止計時，并顯示優(yōu)先搶答者的搶答時刻， 輸出一個信號經(jīng)WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。這個模塊的輸入端有 時鐘信號CLK、系統(tǒng)復位信號CLEAR和一個STOP輸入信號；輸出端有秒時間狀態(tài)顯示信 號高位HIGN和低位LOW，無人搶答時計時中止警報信號WARN。 生成的模塊圖如圖4.10所示： 圖4-10 定時模塊的模塊圖 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 12 4.2.3 動態(tài)顯示模塊的設計： 即掃描顯示功能。在初始狀態(tài)時，各組計分給出一個固定的值并將它掃描顯示在屏幕 上，當計分或者要顯示的數(shù)據(jù)發(fā)生變化時，再次掃描并顯示出來。其模塊圖如下所示： MUX18 aa030 aa130 bb030 bb130 yy030 cc030 yy130 cc130 dd030 dd130 CHOOSE30 圖 4-10 動態(tài)顯示模塊的模塊圖 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 13 5 總結(jié) 本設計使用 VHDL 語言，對搶答器的每一個模塊進行分析、設計、編譯，并在 QUARTUSII6.0 軟件的支持下，對其進行仿真。 在本文章主要講述了搶答器的搶答、計分和報警的功能。搶答模塊包括了主持人的控 制、信號鎖存等功能。通過這個模塊，對后續(xù)的定時、顯示模塊提供一個開端，引導 。 計分功能，是實現(xiàn)題目中加分減分的功能。報警主要是對提前搶答或者答題超時等違規(guī)狀 況提供一個警告信號。在對這三個模塊的設計中，遇到幾個難題。主要是對VHDL的語言 設計的遺忘，通過查閱課本以及軟件調(diào)試逐一解決。在對各模塊進行編程時，模塊之間的 鏈接是很重要的。要注意各模塊之間的連接關系。 通過這次畢業(yè)設計我發(fā)現(xiàn)自己的不足。首先， 感覺簡單，以為利用學過的課程做應 該沒什么問題。考慮不周全，導致系統(tǒng)功能設定時遇到不少困難。也耽擱了不少時間。其 次，我發(fā)現(xiàn)自己對課本知識不是太熟悉，對開發(fā)工具的利用掌握的也不是很熟練，導致在 編程、仿真時遇到不少麻煩。最后，由于大學期間接觸電腦的機會不是太多，對基本的 Word文檔的掌握不是很熟練，在對論文的格式進行修改時花費了不少時間。這次設計也 使我意識到，理論與時間之間的距離有多大。深刻體會到“紙上得來終覺淺，絕知此事要 躬行”這句古話的含義了。在以后的學習生活中，我會盡量彌補我在這方面的欠缺和不足。 由于本人能力有限，設計還有許多不足之處，還請老師給予指點。 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 14 參考文獻 1. 李國洪，沈明山主編.EDA 技術與實驗M.機械工業(yè)出版社，2008：2-11. 2. 李欣，張海燕主編，VHDL 數(shù)字系統(tǒng)設計M.科學出版社，2009：2830. 3. 皺彥，莊嚴，皺寧等編著，EDA 技術與數(shù)字系統(tǒng)設計M.電子工業(yè)出版社：6976. 4. 劉開緒.數(shù)字是搶答器的設計與實現(xiàn)J.電子工程師.2005.9:69-71. 5. 汪國強.EDA 技術與應用M.電子工業(yè)出版社.2006.60-76. 6. 馮祥.可編程邏輯器件在數(shù)字系統(tǒng)中的應用J.國外電子元器.2001(5):58-59. 7.高曙光.可編程邏輯器件原理、開發(fā)與應用M.西安電子科技.2002:122-125 . 8. 章忠全.電子技術基礎實驗與課程設計M.中國電力出版社.1999:95-99. 9. 胡丹.基于 VHDL 智力競賽搶答器的設計與實現(xiàn)J.現(xiàn)代機械.2007(3):54-55. 10.劉延文,唐慶玉，段玉生.EDA 技術是實現(xiàn)電工學研究性教學的良好手段J.實驗設計與管理.2006(8): 65-68. 11. 郭勇.EDA 技術基礎（第 2 版）M.機械工業(yè)出版社.2005.314-320. 12. 常青，陳輝煌.可編程專用集成電路及其應用與設計實踐經(jīng)驗M.國防工業(yè)出版社.1998:38-45. 13. Enoch O Hwang.Digital Logic and Microprocessor Design with VHDLM. Thomson-Engineering.2005: 10-15. 14. Sudhakar Yalamanchili .Introductory VHDL :from simulation to synthesisM.Prentice Hall.2001: 56-60. 15. On a Network Security Model for the Secure Information Flow on Multilevel Secure Network .J.Ki- Yong Hong.Chul Kim.2001: 364-369. 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 15 致謝 經(jīng)過幾個月的時間，畢業(yè)設計已經(jīng)結(jié)束，本設計師在劉 老師的指導下完成的。我本 來是一個散漫的人，若不是老師督促與耐心指導我不可能完成的這么及時。在此首先謝謝 劉老師。 在整個設計過程中，我身邊的同學特別是我的舍友，他們?yōu)槲姨峁╇娔X、網(wǎng)絡，使我 查找資料更加方便。在此還要感謝實驗室的老師們，謝謝你們在我需要的時候為我打開實 驗室的門，謝謝你們的信任。我的同組成員也給了我很大的幫助。幫我解決了很多細節(jié)上 的問題，使我能夠更好更順利的完成我的畢業(yè)設計，謝謝你們。 通過做畢業(yè)設計我學到了很多，無論是理論知識還是實際操作，都讓我受益匪淺。這 些很大程度上得益于幫助過我的老師和同學，真的非常感謝你們。 最后，我還是要向百忙之中給我莫大幫助的劉老師表示感謝。還要 感謝的是我親愛 的青島工學院以及學院的每一位領導、老師和同學。謝謝你們！ 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 16 附錄 源代碼 1、搶答鑒別模塊源代碼 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LOCK IS PORT (CLK,CLEAR:IN STD_LOGIC; WARN : IN STD_LOGIC; S0,S1,S2,S3 : IN Std_Logic ; STATES : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; STOP : OUT STD_LOGIC ; LED : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END LOCK ; ARCHITECTURE ONE OF LOCK IS BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3 ) BEGIN IF (CLEAR = 1)THEN STATESLEDE LEDE LEDE LEDE LEDE =“0000“; WARNS=1; END CASE ; ELSE LEDE=“0000“;WARNS=0; END IF; END PROCESS; END ONE; 3、計分模塊 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SCORE IS PORT(CLK,SUB,ADD,CLR:IN STD_LOGIC; CHOOSE: IN STD_LOGIC_VECTOR(3 DOWNTO 0); aa0,aa1,bb0,bb1,cc0,cc1,dd0,dd1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); END SCORE; ARCHITECTURE RTL OF SCORE IS 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 19 BEGIN PROCESS( CHOOSE , CLK ,SUB , ADD ,CLR) BEGIN IF(CLR=1) THEN aa1=“0001“;aa0=“0000“; bb1=“0001“;bb0=“0000“; cc1=“0001“;cc0=“0000“; dd1=“0001“;dd0=“0000“; ELSIF(CLKEVENT AND CLK=1) THEN IF(ADD=1) THEN IF(CHOOSE=“0001“) THEN IF(aa0=“1001“) THEN aa0=“0000“; IF(aa1=“1001“) THEN aa1=“0000“; ELSE aa1=aa1+1; END IF; ELSE aa0=aa0+1; END IF; ELSIF (CHOOSE=“0010“) THEN IF(bb0=“1001“) THEN bb0=“0000“; IF(bb1=“1001“) THEN bb1=“0000“; ELSE bb1=bb1+1; END IF; ELSE bb0 = bb0+1; END IF; 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 20 ELSIF( CHOOSE=“0100“) THEN IF(cc0=“1001“) THEN cc0=“0000“; IF(cc1=“1001“) THEN cc1=“0000“; ELSE cc1=cc1+1; END IF; ELSE END IF; ELSIF (CHOOSE=“1000“) THEN IF(dd0=“1001“) THEN dd0=“0000“; IF(dd1=“1001“) THEN dd1=“0000“; ELSE dd1=dd1+1; END IF; ELSE dd0=dd0+1; END IF; END IF; ELSIF(SUB=1) THEN IF(CHOOSE=“0001“) THEN IF(aa0=“0000“) THEN IF(aa1=“0000“) THEN aa0=“0000“; aa1=“0000“; ELSE aa0=“1001“; aa1=aa1-1; END IF; 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 21 ELSE aa0=aa0-1; END IF; ELSIF (CHOOSE=“0010“) THEN IF(bb0=“0000“) THEN IF(bb1=“0000“) THEN bb0=“0000“; bb1=“0000“; ELSE bb0=“1001“; bb1=bb1-1; END IF; ELSE bb0=bb0-1; END IF; ELSIF(CHOOSE=“0100“) THEN IF(cc0=“0000“) THEN IF(cc1=“0000“) THEN cc0=“0000“; cc1=“0000“; ELSE cc0=“1001“; cc1=cc1-1; END IF; ELSE cc0=cc0-1; END IF; ELSIF(CHOOSE=“1000“) THEN IF(dd0=“0000“) THEN IF(dd1=“0000“) THEN dd0=“0000“; dd1=“0000“; 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 22 ELSE dd0=“1001“; dd1=dd1-1; END IF; ELSE dd0=dd0-1; END IF; END IF; END IF; END IF ; END PROCESS; END ARCHITECTURE ; 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 14 大學本科生畢業(yè)設計（論文）撰寫規(guī)范 本科生畢業(yè)設計（論文）是學生在畢業(yè)前提交的一份具有一定研究 價值和實用價值的學術資料。它既是本科學生開始從事工程設計、科學 實驗和科學研究的初步嘗試，也是學生在教師的指導下，對所進行研究 的適當表述，還是學生畢業(yè)及學位資格認定的重要依據(jù)。畢業(yè)論文撰寫 是本科生培養(yǎng)過程中的基本訓練環(huán)節(jié)之一，應符合國家及各專業(yè)部門制 定的有關標準，符合漢語語法規(guī)范。指導教師應加強指導，嚴格把關。 1、論文結(jié)構及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻、致 謝和附錄等幾部分。 1.1 題目 論文題目應恰當、準確地反映論文的主要研究內(nèi)容。不應超過 25 字， 原則上不得使用標點符號，不設副標題。 1.2 摘要與關鍵詞 1.2.1 摘要 本科生畢業(yè)設計（論文）的摘要均要求用中、英兩種文字給出，中 文在前。 摘要應扼要敘述論文的研究目的、研究方法、研究內(nèi)容和主要結(jié)果 或結(jié)論，文字要精煉，具有一定的獨立性和完整性，摘要一般應在 300 字左右。摘要中不宜使用公式、圖表，不標注引用文獻編號，避免將摘 要寫成目錄式的內(nèi)容介紹。 1.2.2 關鍵詞 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 15 關鍵詞是供檢索用的主題詞條，應采用能覆蓋論文主要內(nèi)容的通用 技術詞條（參照相應的技術術語標準），一般列 35 個，按詞條的外延 層次從大到小排列，應在摘要中出現(xiàn)。 1.3 目錄 目錄應獨立成頁，包括論文中全部章、節(jié)的標題及頁碼。 1.4 論文正文 論文正文包括緒論、論文主體及結(jié)論等部分。 1.4.1 緒論 緒論一般作為論文的首篇。緒論應說明選題的背景、目的和意義， 國內(nèi)外文獻綜述以及論文所要研究的主要內(nèi)容。 文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作 的目的與意義，對所研究問題的認識以及提出問題。緒論只是文章的開 頭，不必寫章號。 畢業(yè)設計（論文）緒論部分字數(shù)不多于全部論文字數(shù)的 1/4。 1.4.2 論文主體 論文主體是論文的主要部分，要求結(jié)構合理，層次清楚，重點突出， 文字簡練、通順。 論文主體的內(nèi)容要求參照大學本科生畢業(yè)設計（論文） 的規(guī)定第五章。 論文主體各章后應有一節(jié)“本章小結(jié)”。 1.4.3 結(jié)論 結(jié)論作為單獨一章排列，但不加章號。 結(jié)論是對整個論文主要成果的歸納，要突出設計（論文）的創(chuàng)新點， 以簡練的文字對論文的主要工作進行評價，一般為 4001 000 字。 1.5 參考文獻 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 16 參考文獻是論文不可缺少的組成部分，它反映了論文的取材來源和 廣博程度。論文中要注重引用近期發(fā)表的與論文工作直接有關的學術期 刊類文獻。對理工類論文，參考文獻數(shù)量一般應在 15 篇以上，其中學術 期刊類文獻不少于 8 篇，外文文獻不少于 3 篇；對文科類、管理類論文， 參考文獻數(shù)量一般為 1020 篇，其中學術期刊類文獻不少于 8 篇，外文 文獻不少于 3 篇。 在論文正文中必須有參考文獻的編號，參考文獻的序號應按在正文中出現(xiàn)的順 序排列。 產(chǎn)品說明書、各類標準、各種報紙上刊登的文章及未公開發(fā)表的研 究報告（著名的內(nèi)部報告如 PB、AD 報告及著名大公司的企業(yè)技術報告等 除外）不宜做為參考文獻引用。但對于工程設計類論文，各種標準、規(guī) 范和手冊可作為參考文獻。 引用網(wǎng)上參考文獻時，應注明該文獻的準確網(wǎng)頁地址，網(wǎng)上參考文 獻不包含在上述規(guī)定的文獻數(shù)量之內(nèi)。 1.6 致謝 對導師和給予指導或協(xié)助完成論文工作的組織和個人表示感謝。內(nèi) 容應簡潔明了、實事求是，避免俗套。 1.7 附錄 如開題報告、文獻綜述、外文譯文及外文文獻復印件、公式的推導、程 序流程圖、圖紙、數(shù)據(jù)表格等有些不宜放在正文中，但有參考價值的內(nèi)容 可編入論文的附錄中。 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 17 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 10 2、論文書寫規(guī)定 2.1 論文正文字數(shù) 理工類 論文正文字數(shù)不少于 20 000 字。 文管類 論文正文字數(shù) 12 00020 000 字。其中漢語言文學專業(yè)不少于 7 000 字。 外語類 論文正文字數(shù) 8 00010 000 個外文單詞。 藝術類 論文正文字數(shù) 3 0005 000 字。 2.2 論文書寫 本科生畢業(yè)論文用 B5 紙計算機排版、編輯與雙面打印輸出。 論文版面設置為：畢業(yè)論文 B5 紙、縱向、為橫排、不分欄，上下頁邊距分別為 2.5cm 和 2cm，左 右頁邊距分別為 2.4cm 和 2cm，對稱頁邊距、左側(cè)裝訂并裝訂線為 0cm、奇偶頁不同、無網(wǎng)格。論文 正文滿頁為 29 行，每行 33 個字，字號為小四號宋體，每頁版面字數(shù)為 957 個，行間距為固定值 20 磅。 頁眉。頁眉應居中置于頁面上部。單數(shù)頁眉的文字為“章及標題”；雙數(shù)頁眉的文字 為“大學本科生畢業(yè)設計（論文）”。頁眉的文字用五號宋體，頁眉文字下面為 2 條橫線 （兩條橫線的長度與版芯尺寸相同，線粗 0.5 磅）。頁眉、頁腳邊距分別為 1.8cm 和 1.7cm。 頁碼。頁碼用小五號字，居中標于頁面底部。摘要、目錄等文前部分的頁碼用羅馬數(shù) 字單獨編排，正文以后的頁碼用阿拉伯數(shù)字編排。 2.3 摘要 中文摘要一般為 300 字左右，外文摘要應與中文摘要內(nèi)容相同，在語法、用詞和書寫 上應正確無誤，摘要頁勿需寫出論文題目。中、外文摘要應各占一頁，編排裝訂時放置正 文前，并且中文在前，外文在后。 2.4 目錄 目錄應包括論文中全部章節(jié)的標題及頁碼，含中、外文摘要；正文章、節(jié)題目； 參考文獻；致謝；附錄。 正文章、節(jié)題目（理工類要求編寫到第 3 級標題，即.。文科、管理類可視論 文需要進行，編寫到 23 級標題。） 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 11 2.5 論文正文 2.5.1 章節(jié)及各章標題 論文正文分章、節(jié)撰寫，每章應另起一頁。 各章標題要突出重點、簡明扼要。字數(shù)一般在 15 字以內(nèi)，不得使用標點符號。標題 中盡量不用英文縮寫詞，對必須采用者，應使用本行業(yè)的通用縮寫詞。 2.5.2 層次 層次以少為宜，根據(jù)實際需要選擇。層次代號格式見表 1 和表 2。 表 1 理工類論文層次代號及說明 層次名 稱 示 例說 明 章第 1 章 章序及章名居中排， 章序用阿拉伯數(shù)字 節(jié) 1.1 條1.1.1 題序頂格書寫，與 標題間空 1 字，下 面闡述內(nèi)容另起一 段 款 1.1.1.1 題序頂格書寫，與標 題間空 1 字，下面闡 述內(nèi)容在標題后空 1 字接排 項 (1) 題序空2 字書寫，以 下內(nèi)容接排，有標題 者，闡述內(nèi)容在標題 后空1 字 版心左邊線 版心右邊線 表 2 文管類論文層次代號及說明 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 12 章 節(jié) 條 款 項 一、 （一） 1. （1） 居中書寫 空 2 字書寫 空 2 字書寫 空 2 字書寫 空 2 字書寫 版心左邊線 版心右邊線 各層次題序及標題不得置于頁面的最后一行（孤行）。 2.6 參考文獻 正文中引用文獻標示應置于所引內(nèi)容最末句的右上角，用小五號字體。所引文獻編號 用阿拉伯數(shù)字置于方括號“ ”中，如“二次銑削1”。當提及的參考文獻為文中直接 說明時，其序號應該與正文排齊，如“由文獻8，1014可知”。 經(jīng)濟、管理類論文引用文獻，若引用的是原話，要加引號，一般寫在段中；若引的不 是原文只是原意，文前只需用冒號或逗號，而不用引號。在參考文獻之外，若有注釋的話， 建議采用夾注，即緊接文句，用圓括號標明。 不得將引用文獻標示置于各級標題處。 參考文獻書寫格式應符合 GB77141987文后參考文獻著錄規(guī)則。常用參考文獻 編寫項目和順序應按文中引用先后次序規(guī)定如下： 著作圖書文獻 序號作者書名（版次）出版地：出版者，出版年:引用部分起止頁 第一版應省略 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 13 翻譯圖書文獻 序號作者書名（版次）譯者出版地: 出版者，出版年:引用部分起止頁 第一版應省略 學術刊物文獻 序號作者文章名學術刊物名年，卷（期）：引用部分起止頁 學術會議文獻 序號作者文章名編者名會議名稱，會議地址，年份出版地，出版者， 出版年:引用部分起止頁 學位論文類參考文獻 序號研究生名學位論文題目出版地學校（或研究單位）及學位論文級別答 辯年份:引用部分起止頁 西文文獻中第一個詞和每個實詞的第一個字母大寫，余者小寫；俄文文獻名第一個詞 和專有名詞的第一個字母大寫，余者小寫；日文文獻中的漢字須用日文漢字，不得用中文 漢字、簡化漢字代替。文獻中的外文字母一律用正體。 作者為多人時，一般只列出前 3 名作者，不同作者姓名間用逗號相隔。外文姓名按國 際慣例，將作者名的縮寫置前，作者姓置后。 學術會議若出版論文集者，可在會議名稱后加上“論文集”字樣。未出版論文集者省 去“出版者”、“出版年”兩項。會議地址與出版地相同者省略“出版地”。會議年份與 出版年相同者省略“出版年”。 學術刊物文獻無卷號的可略去此項，直接寫“年，（期）”。 參考文獻序號頂格書寫，不加括號與標點，其后空一格寫作者名。序號應按文獻在論文中的被引 用順序編排。換行時與作者名第一個字對齊。若同一文獻中有多處被引用，則要寫出相應引用頁碼， 各起止頁碼間空一格，排列按引用順序，不按頁碼順序。 參考文獻書寫格式示例見附錄 1。 2.7 名詞術語 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 14 科技名詞術語及設備、元件的名稱，應采用國家標準或部頒標準中規(guī)定的術語或名稱。 標準中未規(guī)定的術語要采用行業(yè)通用術語或名稱。全文名詞術語必須統(tǒng)一。一些特殊名詞 或新名詞應在適當位置加以說明或注解。 文管類專業(yè)技術術語應為常見、常用的名詞。 采用英語縮寫詞時，除本行業(yè)廣泛應用的通用縮寫詞外，文中第一次出現(xiàn)的縮寫詞應 該用括號注明英文全文。 2.8 計量單位 物理量計量單位及符號一律采用中華人民共和國法定計量單位（GB31003102 1993，見附錄 2），不得使用非法定計量單位及符號。計量單位符號，除用人名命名的單 位第一個字母用大寫之外，一律用小寫字母。 非物理單位（如件、臺、人、元、次等）可以采用漢字與單位符號混寫的方式，如 “萬 tkm”，“t/（人a）”等。 文稿敘述中不定數(shù)字之后允許用中文計量單位符號，如“幾千克至 1 000kg”。 表達時刻時應采用中文計量單位，如“上午 8 點 45 分”，不能寫成“8h45min”。 計量單位符號一律用正體。 2.9 外文字母的正、斜體用法 按照 GB310031021986 及 GB71591987 的規(guī)定使用，即物理量符號、物理常量、 變量符號用斜體，計量單位等符號均用正體。 2.10 數(shù)字 按國家語言文字工作委員會等七單位 1987 年發(fā)布的關于出版物上數(shù)字用法的規(guī)定 ，除習慣用中文數(shù)字表示的以外，一般均采用阿拉伯數(shù)字（參照附錄 3）。 2.11 公式 原則上居中書寫。若公式前有文字（如“解”、“假定”等），文字頂格書寫，公式 仍居中寫。公式末不加標點。 公式序號按章編排，如第 1 章第一個公式序號為“（1-1）”，附錄 2 中的第一個公 式為（-1）等。 文中引用公式時，一般用“見式（1-1）”或“由公式（1-1）”。 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 15 公式中用斜線表示“除”的關系時，若分母部分為乘積應采用括號，以免含糊不清， 如a/(bcosx)。通?！俺恕钡年P系在前，如acosx/b而不寫（a/b）cosx。 2.12 插表 表格不加左、右邊線。 表序一般按章編排，如第 1 章第一個插表的序號為“表 11”等。表序與表名之間 空一格，表名中不允許使用標點符號，表名后不加標點。表序與表名置于表上，居中排寫 （見附錄 4）。 表頭設計應簡單明了，盡量不用斜線。表頭中可采用化學符號或物理量符號。 全表如用同一單位，將單位符號移到表頭右上角，加圓括號（見附錄 4 中的例 2）。 表中數(shù)據(jù)應正確無誤，書寫清楚。數(shù)字空缺的格內(nèi)加“”字線（占 2 個數(shù)字寬度）。 表內(nèi)文字和數(shù)字上、下或左、右相同時，不允許用“”、“同上”之類的寫法，可采用 通欄處理方式（見附錄 4 中的例 2）。 表內(nèi)文字說明不加標點。 文管類的插表在表下一般根據(jù)需要可增列補充材料、注解、附記、資料來源、某些指 標的計算方法等。 表內(nèi)文字說明，起行空一格，轉(zhuǎn)行頂格，句末不加標點。表題用五號字，表內(nèi)文字及 表的說明文字均用五號字，中文用宋體。 表格容量較大，必要時表格也可分為兩段或多段（這只能發(fā)生在轉(zhuǎn)頁時），轉(zhuǎn)頁分段 后的每一續(xù)表的表頭都應重新排字，重排表頭的續(xù)表上方右側(cè)應注明（續(xù)表）字樣。 2.13 插圖 插圖應與文字緊密配合，文圖相符，技術內(nèi)容正確。 2.13.1 制圖標準 插圖應符合技術制圖及相應專業(yè)制圖的規(guī)定。 機械工程圖：采用第一角投影法，應符合附錄 5 所列有關標準的規(guī)定。 電氣圖：圖形符號、文字符號等應符合附錄 6 所列有關標準的規(guī)定。 流程圖：符合國家標準。 基于 VHDL 的數(shù)字式競賽搶答器的設計與實現(xiàn)-搶答、計分和報警 16 對無規(guī)定符號的圖形應采用該行業(yè)的常用畫法。 2.13.2 圖題及圖中說明 每個圖均應有圖題（由圖號和圖名組成）。圖號按章編排，如第 1 章第一圖的圖號為 “圖 1-1”等。圖題置于圖下。有圖注或其他說明時應置于圖題之上。圖名在圖號之后空 一格排寫。引用圖應說明出處，在圖題右上角加引用文獻編號。圖中若有分圖時，分圖號 用 a)、b)等置于分圖之下。 圖中各部分說明應采用中文（引用的外文圖除外）或數(shù)字項號，各項文字說明置于圖 題之上（有分圖題者，置于分圖題之上）。 圖題用五號字，圖內(nèi)文