數字邏輯電路課程思政優(yōu)秀案例一、課程簡介“數字邏輯電路”課程是電子信息與電氣工程類專業(yè)的工程基礎課，提供數字技術和數字系統(tǒng)的基本概念、基本原理和基本技能，學習數字電路的分析與設計方法，培養(yǎng)工程實踐能力、創(chuàng)新精神，以及工程師的使命與責任，同時為后續(xù)專業(yè)課程的學習以及適應現代信息社會的快速變化奠定堅實的基礎。案例一：時序邏輯電路的設計思政育人目標1. 培養(yǎng)高階思維和計算思維；2. 培養(yǎng)學無止境、追求真理的精神。思政育人案例設計教學內容：1. 米里(Mealy)型與摩爾(Moore)型有限狀態(tài)機的建立；2. 時序邏輯電路的設計方法。思政融入點：1. “111”序列檢測器的傳統(tǒng)設計方法首先根據同步時序電路的設計步驟講授基于Mealy型狀態(tài)機的“111”序列檢測器的設計過程，然后設定時鐘和輸入，讓學生畫出上述設計的“111”序列檢測器的狀態(tài)和輸出波形，會發(fā)現輸出波形與預期的不一致。通過這個活動，引發(fā)學生認知沖突，激發(fā)學生思維碰撞，引導學生批判性地思考問題，找到解決問題的答案。接著研討：（1）如何用Moore型狀態(tài)機設計“111”序列檢測器？（2）Mealy型狀態(tài)機和Moore型狀態(tài)機的區(qū)別。2.“111”序列檢測器的VerilogHDL設計方法削合邏IB現恣枚感Stsf>"ASL會邏世通過討論，讓學生明白可以用兩種結構化的方法和一種直接描述狀態(tài)機的方法設計“111”序列檢測器，使學生理解用HDL描述狀態(tài)機的方法設計數字邏輯電路的優(yōu)點，培養(yǎng)學生的計算思維?？偨Y時序邏輯電路設計方法，讓學生領會數字電路設計會存在多種方案，要學會對不同方案進行評價，發(fā)展學生的高階思維。在此基礎上，講述錢學森“Nothingisfinal!”的故事，通過這個故事培養(yǎng)學生學無止境、追求真理的科學精神。案例二：可編程邏輯器件的發(fā)展與應用思政育人目標1. 培養(yǎng)創(chuàng)新意識；2. 培養(yǎng)科技報國的使命擔當。思政育人案例設計教學內容：1. PLD器件的發(fā)展歷程；2. CPLD與FPGA的特點；3. FPGA的開發(fā)與應用。思政融入點：1. 可編程邏輯器件的發(fā)展從早期低密度的PLA，到后來的PAL和GAL,再到高密度的EPLD和最新的CPLD；從FPGA概念的提出，到全球第一款FPGA產品的推出，再到如今高性能的FPGA，揭示著一個道理：每一個看來很成功的新事物，從誕生到發(fā)展壯大都不可避免地經歷過艱難的歷程。2. 我國FPGA技術的發(fā)展通過我國FPGA技術發(fā)展過程，特別是具有自主知識產權的FPGA水平，增強學生的民族自豪感。讓學生了解我國FPGA技術在半導體工藝和宇航級抗輻射性能上與發(fā)達國家的差距，提升學生科技報國的使命感。3