電流測(cè)試1電流測(cè)試簡(jiǎn)介功能測(cè)試是基于邏輯電平的故障檢測(cè)，邏輯電平值通過測(cè)量原始輸出的電壓來確定，因此功能測(cè)試實(shí)際上是電壓測(cè)試。電壓測(cè)試對(duì)于檢測(cè)固定型故障特別是雙極型工藝中的固定型故障是有效的，但對(duì)于檢測(cè)CMOST藝中的其他類型故障則顯得有些不足，而這些故障類型在CMOS1路測(cè)試中是常見的對(duì)于較大電路，電壓測(cè)試由于測(cè)試圖形的生成相當(dāng)復(fù)雜且較長(zhǎng)，因而電流測(cè)試方法被提出來電流測(cè)試的測(cè)試集相當(dāng)短，這種測(cè)試方式對(duì)于固定型故障也有效。CMOS電路具有低功耗的優(yōu)點(diǎn)，靜態(tài)條件下由泄漏電流引起的功耗可以忽略，僅在轉(zhuǎn)換期間電路從電源消耗較大的電流。電源電壓用VDd表示，Q代表靜態(tài)(quiescent),則IDDQ可用來表示MOSt路靜態(tài)時(shí)從電源獲取的電流，對(duì)此電流的測(cè)試稱為IDDQ測(cè)試，這是一種應(yīng)用前景廣泛的測(cè)試。IDDQ測(cè)試概念的提出時(shí)間并不很長(zhǎng)，但自半導(dǎo)體器件問世以來，基于電流的測(cè)量一直是測(cè)試元器件的一種方法，這種方法即所謂的IDDQ測(cè)試，用在常見的短接故障檢測(cè)中。自從Wanlsaa于1961年提出CMOS既念，1968年RCA制造出第一塊CMOSIC和1974年制造出第一塊MOS散處理器以來，科研人員一直研究CMOS電路的測(cè)試，而靜態(tài)電流測(cè)試則作為一項(xiàng)主要的參數(shù)測(cè)量1975年Nelson提出了IDDQ測(cè)試的概念和報(bào)告，1981年M.WLevi首次發(fā)表了關(guān)于VLSICMOS的測(cè)試論文，這就是IDDQ測(cè)試研究的開端。其后，IDDQ測(cè)試用來檢測(cè)分析各種DM0S缺陷,包括橋接故障和固定型故障1988年W.Maly首次發(fā)表了關(guān)于電流測(cè)試的論文，Levi,Malaiya,C.Crapuchettes,M.Patyra,A.Welbers和S.Roy等也率先進(jìn)行了片內(nèi)電流測(cè)試的研究開發(fā)工作，這些研究奠定了一IDDQ測(cè)試的基礎(chǔ)、1981年P(guān)hilipssemiconductor開始在SRAMT品測(cè)試中采用片內(nèi)IDDQ檢測(cè)單元，其后許多公司把片內(nèi)IDDQ檢測(cè)單元用在ASIC產(chǎn)品中，但早期的IDDQ測(cè)試基本上只為政府、軍工資助的部門或項(xiàng)目所應(yīng)用。直到20世紀(jì)80年代后期，半導(dǎo)體廠商認(rèn)識(shí)到IDDQ測(cè)試是檢測(cè)芯片物理缺陷的有效方法，IDDQ測(cè)試才被普遍應(yīng)用，CAD工具也開始集成此項(xiàng)功能。目前，IDDQ測(cè)試也逐漸與其他DFT結(jié)構(gòu)，例如掃描路徑測(cè)試、內(nèi)建自測(cè)試、存儲(chǔ)器測(cè)試等，結(jié)合在一起應(yīng)用。20世紀(jì)80年代，電流測(cè)量基本上是基于片外測(cè)量電路的，80年代末片上電流傳感器的理論和設(shè)計(jì)方法得以提出，隨后這方面所開展的理論和方法研究紛紛出現(xiàn)，IEEETechnicalCommitteeonTestTechnology于1994年成立一個(gè)稱做QTAG(QualityTestActionGroup)的技術(shù)組織，其任務(wù)是研究片上電流傳感器的標(biāo)準(zhǔn)化問題，但該組織得出了電流傳感器不經(jīng)濟(jì)的結(jié)論，因此，1996年結(jié)束標(biāo)準(zhǔn)化研究工作，目前電流傳感器的研究主要針對(duì)高速片外傳感器。IDDQ測(cè)試是源于物理缺陷的測(cè)試，也是可靠性測(cè)試的一部分1996年SRC(SemiconductorResearchCorporation)認(rèn)定IDDQ測(cè)試是20世紀(jì)90年代到21世紀(jì)主要的測(cè)試方法之一。IDDQ測(cè)試已成為IC測(cè)試和CAD工具中一個(gè)重要內(nèi)容，許多Verilog/HDL模擬工具包含IDDQ測(cè)試生成和故障覆蓋率分析的功能。IDDQ測(cè)試引起重視主要是測(cè)試成本非常低和能從根本上找出電路的問題(缺陷)所在。例如，在電壓測(cè)試中，要把測(cè)試覆蓋率從80%提高10%,測(cè)試圖形一般要增加一倍，而要從95%每提高一個(gè)百分點(diǎn)，測(cè)試圖形大約要在前面的基礎(chǔ)上提高一倍，但若在電壓測(cè)試生成中加入少量的IDDQ測(cè)試圖形，就可能達(dá)到同樣的效果。另外，即使電路功能正常，IDDQ測(cè)試仍可檢測(cè)出橋接、短路、柵氧短路等物理缺陷。但是IDDQ測(cè)試并不能代替功能測(cè)試，一般只作為輔助性測(cè)試。IDDQ測(cè)試也有其不足之處，一是前面提到的需要選擇合適的測(cè)量手段，二是對(duì)于深亞微米技術(shù)，由于亞閡值元件的增加，靜態(tài)電流已高得不可區(qū)分。IDDQ測(cè)試的原理就是檢測(cè)CMOSI路靜態(tài)時(shí)的漏電流，電路正常時(shí)靜態(tài)電流非常小（nA級(jí)），而存在缺陷時(shí)（如柵氧短路或金屬線短接）靜態(tài)電流就大得多如果用IDDQ法測(cè)出某一電路的電流超常，則意味著此電路可能存在缺陷。圖1以CMO取相器中柵氧短路和金屬線橋接形成的電流通道為例，對(duì)這一概念進(jìn)行了進(jìn)一步闡述對(duì)于正常的器件，因制造工藝的改變或測(cè)量的不準(zhǔn)確，也可能得出IDDQ電流過大的判斷，這種情況應(yīng)先予以排除。圖1CMOS反向器中形成的電流通道雖然IDDQ的概念比較直觀，但對(duì)于VLSI而言，IDDQ測(cè)試并不簡(jiǎn)單，關(guān)鍵問題是如何從量值上區(qū)分正常電路的電流和有缺陷電路的電流。1996年WillamsT.E.提出了用靜態(tài)電流分布來區(qū)分電路“好壞”的概念，采用靜態(tài)電流分布曲線來描述，如圖2所示。圖2左半部分是正常的CMOS5相器的靜態(tài)電流分布曲線，其均值為Mg右半部分是有缺陷的CMO或相器的靜態(tài)電流分布曲線，其均值為Md如果Mg和Md的差值比較大，就可以比較容易地選擇一個(gè)靜態(tài)電流上限值來區(qū)分電路的“好壞”。區(qū)分開正常電路的電流和有缺陷電路的電流限值，不但與電路的設(shè)計(jì)參數(shù)、制造工藝有關(guān)，還與電流的測(cè)試手段有關(guān)。LXJQ閨咐圖2IDDQ值的典型分布2 IDDQ測(cè)試機(jī)理2.1 基本概念一個(gè)數(shù)字IC可能包含上百萬個(gè)晶體管，這些晶體管形成不同的邏輯門，不管這些門電路形式和實(shí)現(xiàn)功能如何，都可以把它們用一個(gè)反相器的模型來表達(dá)。首先研究CMOSS相器及其在有故障和無故障條件下的轉(zhuǎn)換電流，在輸入電壓從O轉(zhuǎn)換到VDD勺過程中，PMOSt會(huì)由導(dǎo)通轉(zhuǎn)換為截止，而NMOST則會(huì)從截止轉(zhuǎn)換為導(dǎo)通，但在轉(zhuǎn)換時(shí)間tf內(nèi)，柵極所具有的電壓會(huì)使兩管同時(shí)導(dǎo)通，也正是在這段時(shí)間內(nèi)電源和地回路中形成比較大的電流，對(duì)其用SPICE模擬所得的波形如圖3所示圖3CMOS反相器轉(zhuǎn)換電流的SPICE模擬圖4繪出0.6um工藝，NMOStWL=0.6um,PMOStW=2.5um、L=0.6um的CMOs反相器的SPICE模擬圖。上部分圖形是CMOS5相器無故障時(shí)輸入電壓Vgs和電源電流的SPICE模擬圖，下部分圖形是有故障時(shí)（輸入輸出短接）輸入電壓和電源電流的SPICE模擬圖。從此圖中可以看出，對(duì)于有故障的電路，當(dāng)輸入電壓Vgs為高電平時(shí)，電源電流維持在一固定的、比較大的值，這是因?yàn)檩敵鼋?jīng)NMOSH氐到地電平。但當(dāng)輸入電壓Vgs=0時(shí)，PMOSt通，而NMOSt固定在輸入端，因此地與電源之間就有穩(wěn)定的電流，此電流比正常的反相器的轉(zhuǎn)換電流要大得多。顯然，通過觀察電源電流的大小就可區(qū)分器件的正常與否。圖4無故障時(shí)和有故障時(shí)CMOS反相器的SPICE模擬圖IDDQ測(cè)試與有故障的門在電路中的位置無關(guān)，因此不必像電壓測(cè)試那樣把故障傳播到原始輸出。一般情況下，給CMOSI路施加測(cè)試圖形后，其中的門不止一個(gè)進(jìn)行狀態(tài)轉(zhuǎn)換，這此轉(zhuǎn)換過程可能是同時(shí)完成，也可能非同時(shí)完成，這種情況下必須等到所有的門都轉(zhuǎn)換結(jié)束后才可進(jìn)行電流測(cè)試。如圖5所示的NANDt路樹，a=b=c=d=1,當(dāng)s從低電平轉(zhuǎn)換到高電平時(shí)，最左邊的NAND門先轉(zhuǎn)換，最右邊的門最后轉(zhuǎn)換，因此在最右邊的門還未轉(zhuǎn)換完畢前進(jìn)行的電流測(cè)量肯定是不準(zhǔn)確的，也就不能很好地進(jìn)行故障分析。圖5NAND電路樹2.2 無故障電路的電流分析CMOS反相器的轉(zhuǎn)換電流由Ids決定式中onM.必.以上兩式中，但，是moss件的電導(dǎo)系數(shù)，Ll和b分別是介電常數(shù)和柵氧厚度，網(wǎng)是載流子遷移率，死和乜分別是溝道寬度和長(zhǎng)度，k分別代表N溝道和P溝道。由式（1）可以看出，當(dāng)Vds=Vgs-Vt時(shí)轉(zhuǎn)換電流最大，因?yàn)檫@種情況下電源和地之間存在一個(gè)電流直接導(dǎo)通路徑，此時(shí)的電流也遠(yuǎn)遠(yuǎn)大于靜態(tài)電流。當(dāng)晶體管不處于轉(zhuǎn)換過程時(shí)，其中之一處于導(dǎo)通狀態(tài)，而另一個(gè)處于截止?fàn)顟B(tài)，實(shí)際上可能處于亞閾電流狀態(tài)，而不是完全截止。當(dāng)MOSt的尺寸縮小到亞微米以下時(shí)，按比例下降的閾值電壓和短溝道效應(yīng)會(huì)使亞閾電流增大，這個(gè)因素以及芯片上集成管的增加，會(huì)使無故障器件的IDDQ值增加。圖6表示柵長(zhǎng)與IDDQ的關(guān)系。表1列出了不同工藝下的IDDQ值。廣川pAAim圖6柵長(zhǎng)與IDDQ的關(guān)系表1不同工藝下的IDDQ值丁沙皿*3A舊,VJv0«515U4(M>MI-OUMJa(M)6-0QC!06-13fl.n-o.5U.0102仆352,5W-70012Oil上330.<055_cjdo0,140025Til-M)心抑m401N2.5-盯35”巧（對(duì)20-00實(shí)際上的靜態(tài)電流是所有處于截止?fàn)顟B(tài)的晶體管的電流之和，研究表明此電流與晶休管的數(shù)目有關(guān)系，表2列出了IDDQ的典型值。表2IDDQ的典型值哥體管我廿（千個(gè)/UDQV均值iTlA)70_0.415W32460009802.3 轉(zhuǎn)換延遲雖然MOST一般可以當(dāng)做轉(zhuǎn)換管使用，但其導(dǎo)通或截止不是即時(shí)的，而是有一段延遲時(shí)間。造成延遲的主要原因，一是每個(gè)邏輯門的負(fù)載是一容性負(fù)載，后一級(jí)的輸入端或輸出端需經(jīng)過一定時(shí)間的充、放電才能使容性負(fù)載上的電壓達(dá)到穩(wěn)定，二是MOS勾道的形成和關(guān)閉也需一定的時(shí)間。容性負(fù)載C上的電壓認(rèn)流過的電流i及切換時(shí)間t之間的關(guān)系為：式中，r為負(fù)載上的電壓從V1切換到V2所用的時(shí)間。當(dāng)負(fù)載上電壓從低電平值轉(zhuǎn)換到高電平值時(shí)，通過P溝道充電；當(dāng)負(fù)載上電壓從高電平值轉(zhuǎn)換到低電平值時(shí)，通過N溝道放電；根據(jù)VI和V2值，可以定義不同的延遲時(shí)間，主要有：- 高到低延遲時(shí)間（thl）;- 低到高延遲時(shí)間（tlh）;- 上升時(shí)間（tr）;- 下降時(shí)間（tf）;- 延遲時(shí)間（td）;關(guān)于這些時(shí)間的定義及其圖形描述可參考有關(guān)資料。3 IDDQ測(cè)試方法IDDQ的測(cè)試是基于靜態(tài)電流的測(cè)試，在每一個(gè)IDDQ測(cè)試圖形施加后再等待一段時(shí)間才進(jìn)行測(cè)量，因此其測(cè)試速度比較慢。進(jìn)行IDDQ測(cè)試的必要條件是：狀態(tài)切換所造成的電流“火花”必須消失掉，另外考慮電流測(cè)量設(shè)備也需一定的等待時(shí)問一般來說，測(cè)試生成完成以后，IDDQ測(cè)試基本的過程是：（l）測(cè)試圖形施加；（2）等待瞬變過程消失；（3）檢查靜態(tài)IDDQ是否超過閾值。電流測(cè)量可以在芯片外部進(jìn)行，也可以在芯片內(nèi)部進(jìn)行。在芯片內(nèi)部進(jìn)行的IDDQ測(cè)量一般是同內(nèi)建自測(cè)試結(jié)構(gòu)結(jié)合在一起的。電流測(cè)量的難處在于測(cè)試結(jié)構(gòu)可能對(duì)被測(cè)量的數(shù)值有影響，因此應(yīng)采取措施排除此影響。為了正確進(jìn)行電流測(cè)量，有以下要求：- 在電源引出線端所接的旁路電容和CUT之間，容易布置測(cè)量結(jié)構(gòu)；- 能夠測(cè)量小的靜態(tài)電流；- 測(cè)量不致引起電源電壓幾十微伏的變化；- 快速測(cè)試一每一個(gè)測(cè)試圖形下測(cè)試時(shí)間小于5O0ns。3.1 片外測(cè)試片外測(cè)試是常用的電流測(cè)量方法，其原理如圖7所示。在這種結(jié)構(gòu)中，供電電源端增加一旁路電容，原因是受到CMOS比較大的轉(zhuǎn)換電流以及封裝的限制，會(huì)在電源和地回路間造成比較大的涌流，此電容具有抑制涌流作用。如果涌流比較大，會(huì)淹沒靜態(tài)電流，必須等到瞬變過程完畢后才可進(jìn)行電流測(cè)量。CMTIbI交血探測(cè)(c)圖時(shí)間的甄斷圖7電流測(cè)試方法示意圖片外電流測(cè)量的方案可分為直流和交流兩種，分別見圖7(a)和圖7(b)。最基本的問題是測(cè)量探頭所引入的電感問題(典型值是1050nH),對(duì)于100A/nS的尖脈沖電流，10nH的探頭可造成100V的電壓降，因此這樣的探頭不可用。圖7(a)所示的直流探測(cè)方案中，在旁路電容和CUT的VDD引腳之間接入一電阻，通過測(cè)量此電阻上的電壓即可推算出靜態(tài)電流，電阻的值根據(jù)電壓測(cè)量裝置的分辨率和靜態(tài)電流的幅值來確定。此種方法的缺點(diǎn)是電阻會(huì)造成CUT的VDDSI腳上電壓顯著地降低，因此應(yīng)采取措施補(bǔ)償電壓降低的影響，同時(shí)還需旁路掉瞬變電流。圖8是改進(jìn)的電流探測(cè)方案。圖8(a)中采用增益足夠大的運(yùn)算放大器，其設(shè)計(jì)要求是能夠補(bǔ)償電阻上的壓降，而且還能夠提供比較大的瞬態(tài)電流，顯然這樣的運(yùn)算放大器設(shè)計(jì)難度比較大。圖8(b)中是采用二極管來鉗制電阻上的壓降，但仍然存在0.6-0.8V的壓降，因此在產(chǎn)品測(cè)試中難以應(yīng)用。圖8(c)中采用旁路三極管構(gòu)成旁路路徑，該三極管只有在瞬態(tài)過程中才導(dǎo)通，瞬態(tài)過程結(jié)束后，電流只流經(jīng)電阻。為了濾掉高頻噪聲，在被測(cè)電路的電源引腳加入一電容，如圖8(d)所示研究表明2000-2500PF的電容和400-500電阻所組成的濾波網(wǎng)絡(luò)，頻帶非常寬。此電路的不足是造成RC負(fù)載效應(yīng)，因此電路的穩(wěn)定過程比較長(zhǎng)。仔細(xì)研究圖8(d)電路，可以去掉電阻，這樣電路的速度更快而測(cè)量的電流范圍更大。卡用植花腦總命裊才;>£用話圖用火都b革除電SU圖8電流探測(cè)方案3.2 片內(nèi)測(cè)試片外電流測(cè)試存在測(cè)量分辨率不高、測(cè)試速度低、測(cè)試設(shè)備泄漏電流影響等缺點(diǎn)，此外測(cè)試設(shè)備的延遲、電流探頭的LRC效應(yīng)和探頭機(jī)械尺寸的限制等也影響測(cè)量效果，片內(nèi)測(cè)試則可以有效地解決這些問題，此種方法采用所謂的嵌入式電流傳感器(Built-InCurrentSensor,BICS),其基本結(jié)構(gòu)如圖9(a)所示圖9片內(nèi)測(cè)試片內(nèi)測(cè)試的基本結(jié)構(gòu)主要由被測(cè)電路CUT、電流檢測(cè)單元、比較器和參考電壓Vref組成。電流檢測(cè)單元把流經(jīng)CUT勺電流轉(zhuǎn)換成電壓VIDD,相當(dāng)于在芯片電源電壓VDD被測(cè)電路CUTK芯片地之間加入一分壓器件，然后把VIDD與設(shè)定的參考電壓Vref送入比較器進(jìn)行比較，Vref的設(shè)定值應(yīng)使得被測(cè)電路無故障時(shí)VIDD<Vref:當(dāng)被測(cè)電路存在故障時(shí)，就會(huì)有VIDD>Vref,比較器的輸出就會(huì)發(fā)生變化。圖9(b)是由CarnegieMellon大學(xué)設(shè)計(jì)的一種BICS原理圖。對(duì)于圖9(b)所示的電路，無故障時(shí)Tl導(dǎo)通，T2截止。當(dāng)電路存在缺陷時(shí),流經(jīng)被測(cè)電路CUT的電流就會(huì)增大，導(dǎo)致虛地點(diǎn)的電壓增大，從而使得T2導(dǎo)通和Tl截止，電流檢測(cè)單元的作用就相當(dāng)于一個(gè)轉(zhuǎn)換。T3是為了保證轉(zhuǎn)換處于工作狀態(tài)，并對(duì)節(jié)點(diǎn)3的電壓存儲(chǔ)，因此應(yīng)設(shè)計(jì)T3使得它具有高阻值，無故障情況下只允許流過很小的泄漏電流。差分放大器比較參考電壓和虛地電壓，輸出Pass/fail標(biāo)志，通過辨認(rèn)此標(biāo)志，即可確認(rèn)電路是否存在故障。以上的討論基于分壓器件是一線性器件的假設(shè)，也就是分壓器件上的電壓、電流關(guān)系是一線性函數(shù)，但有故障電路的IDDQ值與缺陷的類型有關(guān)。圖10所示曲線表達(dá)的是被測(cè)電流與分壓值關(guān)系，從此圖可以看出：無故障時(shí)電路的IDDQ值最小，而浮柵與結(jié)泄漏、柵氧化針孔、橋接、VDD-GNC®路等缺陷存在下被測(cè)電路IDDQ值依次增大，分壓器件的分壓值也相應(yīng)增大，因此，對(duì)于不同的缺陷，分壓器件所取的分辨值不同。如果用線性器件作為分壓器，它可設(shè)計(jì)成對(duì)小電流測(cè)量精度高，或只對(duì)大電流的測(cè)量精度高。如果要對(duì)大范圍電流進(jìn)行高精度測(cè)量，最好采用諸如雙極性器件那樣的非線性分壓器件。圖10被測(cè)電流于測(cè)量器件電壓關(guān)系片內(nèi)測(cè)試方法也可用在系統(tǒng)級(jí)故障診斷中。4故障檢測(cè)IDDQ測(cè)試可用于檢測(cè)固定故障和小定通故障，現(xiàn)舉例說明對(duì)于圖11(a)所示電路，其實(shí)現(xiàn)的函數(shù)是。假定接輸入B的P溝通晶體管恒定導(dǎo)通，此故障與對(duì)應(yīng)的與非門s-a-1故障效應(yīng)相同。電壓測(cè)試生成時(shí)故障激活的條件是AB=11,該故障效應(yīng)傳播到原始輸出Z的條件是C=1,據(jù)此得到的測(cè)試圖形是ABC=111。電流測(cè)試生成時(shí)，與非門輸入信號(hào)A,B所有可能的值及其行為示于圖11(c)中從該圖可以看出：當(dāng)A=0或B=0時(shí)，該與非門電路與地隔離而輸出上拉到Vdd,表面上此電路功能正常。但當(dāng)AB=11時(shí)，地與電源間存在一直接導(dǎo)通路徑，只要A=1該路徑就存在，因此故障可直接觀察到，不需要對(duì)此故障建立敏化路徑。如果電流測(cè)試時(shí)激活故障的測(cè)試圖形，等效于電壓測(cè)試時(shí)使得故障效應(yīng)傳播到原始輸出的測(cè)試圖形，則此類測(cè)試圖形稱為偽固定測(cè)試圖形。圖11電流測(cè)試法檢測(cè)恒定導(dǎo)通故障IDDQ測(cè)試除了用于檢測(cè)固定故障和恒定通故障外，還可用于檢測(cè)橋接故障和一些恒定開路故障，更重要的是，不論用什么樣的模型來模擬引起泄漏電流的缺陷，IDDQ測(cè)試都可以發(fā)現(xiàn)此類缺陷。4.1 橋接橋接缺陷是由于電路中兩個(gè)或多個(gè)電節(jié)點(diǎn)之間短接造成的，而設(shè)計(jì)中并未設(shè)計(jì)這種短接。這些短接的節(jié)點(diǎn)可能是某一個(gè)晶體管的，也可能是幾個(gè)晶體管之間的，可能處于芯片上同一層，也可能處于不同層晶體管之間短接的節(jié)點(diǎn)可看做邏輯門的節(jié)點(diǎn)，但只有很少一部分橋接缺陷可用固定型故障模型來描述，在晶體管級(jí)這類短接可由固定型故障、橋接故障、恒定通故障、一些恒定短路故障和泄漏故障來描述。例如，當(dāng)源極接地或Vdd時(shí)，柵源短接的故障屬于SAF故障，而源漏短接的故障則屬于SOP故障；源極未接地或Vdd時(shí)，柵源短接的故障則屬于SOP故障。橋接故障可劃分為反饋型的和非反饋型的，線“與”和線“或”門一般屬于非反饋型橋接故障，此類故障可由SSF測(cè)試圖形檢測(cè)。SSF測(cè)試圖形的優(yōu)點(diǎn)是易于生成，電流測(cè)試的優(yōu)點(diǎn)是故障覆蓋率高，但SSF測(cè)試圖形并不能保證檢測(cè)許多CMOS故障，電流測(cè)試的缺點(diǎn)是測(cè)試成本高。反饋型橋接故障可能使得電路變?yōu)闀r(shí)序電路或穩(wěn)定，可由一系列兩個(gè)測(cè)試圖形組成的序列進(jìn)行電壓測(cè)試或由電流方法檢測(cè)。圖12是橋接缺陷的幾種圖例圖12橋接或開路故障圖12(a)是因曝光不足導(dǎo)致7條金屬線橋接在一起的情形；圖12(b)是外來顆粒的介人導(dǎo)致4條金屬線橋接在一起的情形；圖12(c)是因掩膜劃傷導(dǎo)致橋接或開路的情形；圖12(d)是1um大小的缺陷造成短路的情形；圖12(e)是金屬化缺陷導(dǎo)致2條鋁線橋接的情形；圖12(f)則是層間短路情形上述情形中雖然導(dǎo)致缺陷的原因各有不同，但結(jié)果或者是橋接，或者是開路。橋接故障的檢測(cè)是CMOSfe路測(cè)試的主要內(nèi)容，而電流測(cè)試是發(fā)現(xiàn)電壓測(cè)試無法檢查的故障的有效方法。4.2 柵氧柵氧缺陷包括針孔、枝蔓晶狀體、熱載子造成的俘獲電荷、非化學(xué)計(jì)量的Si-SiO2界面以及與擴(kuò)散區(qū)的直接短接等。圖13(a)和圖13(b)分別是柵氧與M區(qū)短接和柵氧針孔的圖片。柵氧缺陷部分在氧化或熱處理過程中形成，部分是由于靜電或過應(yīng)力造成的。在0.25um及以下的工藝中，邏輯MOSFET柵氧厚度是50-60Ao,即PROMffiFlashMemory的柵氧厚度是35-40A0,不管生產(chǎn)過程中柵氧厚度是如何嚴(yán)格控制，總會(huì)有誤差存在，而柵氧厚度細(xì)微的變化都可能形成柵氧缺陷。例如，在較薄的柵氧區(qū)會(huì)出現(xiàn)Fowler-Nordhiem隧道效應(yīng)，更為極端的情況是電應(yīng)力測(cè)試時(shí)出現(xiàn)雪崩擊穿。在較薄的柵氧區(qū)還會(huì)出現(xiàn)靜電(ESD)和過應(yīng)力(EOS)擊穿。柵氧可靠性問題及擊穿機(jī)理已得到廣泛的的研究，大多數(shù)情況下柵氧缺陷造成電路的可靠性降低。例如，造成晶體管閾值電壓的降低、轉(zhuǎn)換延遲的增加等，在一些情況下柵氧造成邏輯失效。曲柯打wm珈惟(bi曲算計(jì)亂引觸行情整m元下枝刖桶圖13柵氧缺陷一般情況下，邏輯測(cè)試不檢測(cè)柵氧缺陷，主要是故障效應(yīng)傳播上有難度，而IDDQ測(cè)試則對(duì)柵氧缺陷的檢測(cè)非常有效，因?yàn)闁叛豕收蠒?huì)使得電路的電流增大。4.3 開路故障開路缺陷是制造工藝不當(dāng)造成的，物理缺陷中大約40%屬于開路缺陷。典型的開路缺陷包括線條斷開、線條變細(xì)、阻性開路和漸變開路等。圖14(a)和圖14(b)是電路存在開路的情形，圖14(c)則是造成同時(shí)開路和短路缺陷的情開路缺陷的形式取決于缺陷的位置及大小。例如，對(duì)于柵極開路(一般稱為浮柵，floatinggate)這種缺陷，在缺陷面積小的情況下隧道電流仍可流動(dòng)，但信號(hào)的上升和下降時(shí)間增加；在缺陷面積大的情況下，輸人信號(hào)就在柵極形成藕合，形成的浮柵就獲得偏壓，此電壓可能導(dǎo)致晶體導(dǎo)通，因此開路故障是否可檢測(cè)，取決于缺陷的面積和位置。:川外卷鬟岫卷骨線最開踣或空細(xì)bi顆粒造成丁條線開路|小一跳降的顯京僮圖片：金屬娃。樸即一會(huì)能1婦絆圖14開路缺陷舉例CMOS電路中，開路可能使得組合電路變?yōu)闀r(shí)序電路。開路故障很難被檢測(cè)到，現(xiàn)以圖15進(jìn)行說明。圖15中接輸入B的NMOSt的源極開品所有的4個(gè)測(cè)試圖形列于圖右的表中，表中帶陰影的測(cè)試圖形(AB=01)是惟一可敏化此開路故障的矢量，但當(dāng)開路情況下施加測(cè)試圖形時(shí)，接輸入B的NMOST的輸出處于高阻態(tài)，因此該輸出由敏化矢量施加前所施加的矢量確定。例如，敏化矢量施加前所施加的矢量是AB=10或AB=11,輸出保持為“0”,則開路故障不能檢測(cè)得到，為了檢測(cè)此開路故障，需施加測(cè)試序列AB=00或01可測(cè)性設(shè)計(jì)和多測(cè)試圖形序列的方法并不是檢測(cè)開路缺陷的可行的方法，開路缺陷的檢測(cè)方法仍是有待研究和解決的課題。圖15說明開路故障檢測(cè)困難的舉例