物理與電子工程學院 《數(shù)字電路》 課程設計報告書 設計題目： 數(shù)字顯示電路設計 專 業(yè)： 自動化 班 級： 10級1班 學生姓名: 李想 學 號: 2110341106 指導教師： 胡林 年 月 日 物理與電子工程學院 課程設計任務書 專業(yè)： 自動化 班級： 10級2班 學生姓名 李想 學號 2110341106 課程名稱 數(shù)字電路 設計題目 數(shù)字顯示電路設計 設計目的、主要內容（參數(shù)、方法）及要求 1、課程設計是專業(yè)課學習過程中一個非常重要的環(huán)節(jié)。本次課程設計的目的是熟悉和掌握數(shù)字顯示電路的應用方法，為今后的工作和學習打下堅實的基礎。 2、理解數(shù)字顯示電路的原理。 3、掌握數(shù)字顯示電路的應用范圍、核心儀器及應用電路。 4、檢索閱讀與課程設計課題相關的國內科技文獻，書寫并按時提交規(guī)范的課程設計。 5、在調查、實驗、論文撰寫等環(huán)節(jié)中，應尊重事實、尊重實驗結果，嚴肅認真的的完成每一個環(huán)節(jié)的相關工作。 6、課程設計應論述層次清晰，概念準確，語句通順。 7、獨立完成課程設計的撰寫工作，不得抄襲和剽竊他人成果。 8、符合課程設計寫作規(guī)范，整篇文章不少于3000字。 工作量 2周時間，每天3學時，共計42學時 進度安排 第1天：下達任務書 第2-5天：搜集資料，完成課程設計的文獻查閱、試驗或調研工作。 第6-8天：完成課程設計的初稿，并提交指導教師。 第9-14天：完成課程設計的修改，最終定稿。 主要參考資料 [1]路勇.電子電路實驗及仿真[M].北京：北京交通大學出版社，2010. [2]孟濤.電工電子EDA實踐教程[M].北京：機械工業(yè)出版社，2010. [3]高吉祥.電子技術基礎實驗與課程設計[M].北京：電子工業(yè)出版社，2005 [4]候建軍.電子技術基礎實驗、綜合設計實驗與課程設計[M].北京:高等教育出版社,2007. 指導教師簽字 教研室主任簽字 摘 要 采用動態(tài)掃描的方式實現(xiàn)設計要求。動態(tài)掃描顯示需要由兩組信號來控制：一組是字段輸出口輸出的字形代碼，用來控制顯示的字形，稱為段碼；另一組是位輸出口輸出的控制信號，用來選擇第幾位數(shù)碼管工作，稱為位碼。各位數(shù)碼管的段線并聯(lián)，段碼的輸出對各位數(shù)碼管來說都是相同的。因此在同一時刻如果各位數(shù)碼管的位選線都處于選通狀態(tài)的話，6位數(shù)碼管將顯示相同的字符。若要各位數(shù)碼管能夠顯示出與本位相應的字符，就必須采用掃描顯示方式，即在某一時刻，只讓某一位的位選線處于導通狀態(tài)，而其它各位的位選線處于關閉狀態(tài)。同時，段線上輸出相應位要顯示字符的字型碼。這樣在同一時刻，只有選通的那一位顯示出字符，而其它各位則是熄滅的，如此循環(huán)下去，就可以使各位數(shù)碼管顯示出將要顯示的字符。 MAX+PLUS II 是一個完全集成化的可編程邏輯環(huán)境，能滿足用戶各種各樣的設計需要。它支持Altera公司不同結構的器件，可在多平臺上運行。MAX+PLUS II 具有突出的靈活性和高效性，為設計者提供了多種可自由選擇的設計方法和工具。 豐富的圖形界面，可隨時訪問的在線幫助文檔，使用戶能夠快速輕松地掌握和使用MAX+PLUSII軟件。 MAX+PLUSII 具有的強大功能極大地減輕了設計者的負擔，使設計者可以快速完成所需的設計，使用該軟件，用戶從開始設計邏輯電路到完成器件下載編程一般只需要數(shù)小時時間，其中設計的編譯時間往往僅需數(shù)分鐘。用于可在一個工作日內完成實現(xiàn)設計項目的多次修改，直至最終設計定型。 MAX+PLUS II 開發(fā)系統(tǒng)眾多突出的特點，使它深受廣大用戶的青睞。 關鍵詞：數(shù)字顯示電路；動態(tài)掃描；段碼 目 錄 第一章 設計任務 1 1.1 項目名稱：設計數(shù)字顯示電路 1 1.2項目設計說明 1 1.2.1設計任務和要求 1 1.2.2進度安排 1 1.3項目總體功能模塊圖 2 第二章 需求分析 2 2.1問題基本描述 2 2.2系統(tǒng)模塊分解 3 2.3系統(tǒng)各模塊功能的基本要求 3 第三章 設計原理 3 3.1 設計原理 3 3.2 MAXPLUSII介紹 4 第四章 系統(tǒng)功能模塊設計 5 4.1.1數(shù)碼管位選控制模塊流程圖 5 4.1.2輸入輸出引腳及其功能說明 5 4.1.3程序代碼實現(xiàn) 6 4.2數(shù)據選擇模塊 7 4.2.1.數(shù)據選擇模（八選一模塊）塊流程圖 7 4.2.2輸入輸出引腳及其功能說明 7 4.2.3程序代碼實現(xiàn) 7 4.3七段譯碼器模塊 8 4.3.1七段譯碼器模塊模塊流程圖 8 4.3.2輸入輸出引腳及其功能說明 8 4.3.3程序代碼實現(xiàn) 8 第五章調試并分析結果 9 5.1輸入說明 9 5.2預計輸出 9 5.3測試結果記錄 9 5.4測試結果分析 10 第六章 結論 10 6.1心得體會 10 參 考 文 獻 11 附 錄 12 第一章 設計任務 1.1 項目名稱：設計數(shù)字顯示電路 本項目的主要內容是設計并實現(xiàn)8位數(shù)碼管輪流顯示8個數(shù)字。該電路將所學的數(shù)字電路與系統(tǒng)大部分知識和VHDL語言結合。 1.2項目設計說明 1.2.1設計任務和要求 A、用CPLD設計一個八位數(shù)碼管顯示電路； B、8位數(shù)碼管輪流顯示8個數(shù)字，選擇合適的時鐘脈沖頻率實現(xiàn)8個數(shù)碼 管同時被點亮的視覺效果。 1.2.2進度安排 第一周至第二周每周二2課時，共10課時。具體安排為：第一周至第三周 6課時自行設計、第四周實驗結果驗收、第五周交報告并進行答辯。 1.3項目總體功能模塊圖 第二章 需求分析 2.1問題基本描述 基本系統(tǒng)流程圖如下 2.2系統(tǒng)模塊分解 動態(tài)掃描顯示電路的主要組成為：計數(shù)器、顯示譯碼器、32選4數(shù)據選擇器、掃描電路組成。 2.3系統(tǒng)各模塊功能的基本要求 1、計數(shù)器：CN8模塊輸入信號是時鐘脈clk，每遇到一個時鐘脈沖clk上升沿時，內部累 加器便加一，再把累加器所得結果與2進制數(shù)的形式輸出。要顯示8位數(shù)字，所以用3位2進制數(shù)作為輸出。輸出信號為cout[0..2]。 2、八選一數(shù)據選擇模塊：模塊輸入信號一個是數(shù)據選擇器的地址碼SEL[2..0],另一部分是數(shù)據信息A[3..0]~F[3..0].地址碼是SEL[2..0]來自時鐘脈沖計數(shù)器CN6，由地址碼SEL[2..0]決定輸出哪個輸入數(shù)據。輸出信號是q[3..0]； 3、掃描顯示譯碼器：完成對7字段數(shù)碼管顯示的控制。 第三章 設計原理 3.1 設計原理 采用動態(tài)掃描的方式實現(xiàn)設計要求。動態(tài)掃描顯示需要由兩組信號來控制：一組是字段輸出口輸出的字形代碼，用來控制顯示的字形，稱為段碼；另一組是位輸出口輸出的控制信號，用來選擇第幾位數(shù)碼管工作，稱為位碼。各位數(shù)碼管的段線并聯(lián)，段碼的輸出對各位數(shù)碼管來說都是相同的。因此在同一時刻如果各位數(shù)碼管的位選線都處于選通狀態(tài)的話，6位數(shù)碼管將顯示相同的字符。若要各位數(shù)碼管能夠顯示出與本位相應的字符，就必須采用掃描顯示方式，即在某一時刻，只讓某一位的位選線處于導通狀態(tài)，而其它各位的位選線處于關閉狀態(tài)。同時，段線上輸出相應位要顯示字符的字型碼。這樣在同一時刻，只有選通的那一位顯示出字符，而其它各位則是熄滅的，如此循環(huán)下去，就可以使各位數(shù)碼管顯示出將要顯示的字符。 雖然這些字符是在不同時刻出現(xiàn)的，而且同一時刻，只有一位顯示，其它各位熄滅，但由于數(shù)碼管具有余輝特性和人眼有視覺暫留現(xiàn)象，只要每位數(shù)碼管顯示間隔足夠短，給人眼的視覺印象就會是連續(xù)穩(wěn)定地顯示。 總之，多個數(shù)碼管動態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過選通信號分時控制各個數(shù)碼管的公共端，循環(huán)一次點亮多個數(shù)碼管，并利用人眼的視覺暫留現(xiàn)象，只要掃描的頻率較大，將看不到閃爍現(xiàn)象。將會看到6個數(shù)碼管持續(xù)穩(wěn)定點亮的現(xiàn)象。 3.2 MAXPLUSII介紹 MAX+PLUS II 是一個完全集成化的可編程邏輯環(huán)境，能滿足用戶各種各樣的設計需要。它支持Altera公司不同結構的器件，可在多平臺上運行。MAX+PLUS II 具有突出的靈活性和高效性，為設計者提供了多種可自由選擇的設計方法和工具。 豐富的圖形界面，可隨時訪問的在線幫助文檔，使用戶能夠快速輕松地掌握和使用MAX+PLUSII軟件。 MAX+PLUSII 具有的強大功能極大地減輕了設計者的負擔，使設計者可以快速完成所需的設計，使用該軟件，用戶從開始設計邏輯電路到完成器件下載編程一般只需要數(shù)小時時間，其中設計的編譯時間往往僅需數(shù)分鐘。用于可在一個工作日內完成實現(xiàn)設計項目的多次修改，直至最終設計定型。 MAX+PLUS II 開發(fā)系統(tǒng)眾多突出的特點，使它深受廣大用戶的青睞。 MAX+PLUSII支持 Altera公司的 Classic、ACEX 1K、 MAX 3000、 MAX 5000、 MAX 7000、 MAX 9000、 FLEX 6000和 FLEX 10K等系列的可編程邏輯器件，門數(shù)為600~250000門，提供了工業(yè)界真正與結構無關的可編程邏輯設計環(huán)境。MAX+PLUSII的編輯器還提供了強大的邏輯綜合與優(yōu)化功能以減輕用戶的設計負擔。 MAX+PLUSII軟件的設計輸入、處理、校驗功能完全集成于可編程邏輯開發(fā)工具內，從而可以更快的進行調試，縮短開發(fā)周期。 設計者可以從各種設計輸入、編輯、校驗及器件編程工具中作出選擇，形成用戶風格的開發(fā)環(huán)境，必要時還可以在保留原始功能的基礎上添加新的功能。由于MAX+PLUSII支持多種器件系列，設計者無須學習新的開發(fā)工具即可對新結構的器件進行開發(fā)。 MAX+PLUSII軟件支持多種HDL的設計輸入，包括標準的VHDL、 Verilog HDL及Altera公司自己開發(fā)的硬件描述語言AHDL。 MAX+PLUS II 由設計輸入、項目處理、項目檢驗和器件編程等4部分組成，所有這些部分都集成在一個可視化的操作環(huán)境下。 MAX+PLUS II 管理窗口包括項目路徑、工作文件標題條、MAX+PLUS II菜單條、快捷工具條和工作區(qū)等幾個部分。設置好授權碼后，啟動MAX+PLUS II即進入MAX+PLUS II 管理窗口，如圖6.4所示。 MAX+PLUS II 還為用戶提供了功能強大的在線幫助功能。通過使用在線幫助，用戶可以獲得設計中所需的全部信息。 第四章 系統(tǒng)功能模塊設計 4.1計數(shù)（數(shù)碼管位選控制）模塊 數(shù)碼管位選控制模塊流程圖 4.1.2輸入輸出引腳及其功能說明 CN8模塊輸入信號是時鐘脈沖clk，每遇到一個時鐘脈沖clk上升沿時，內部累加器便加一，再把累加器所得結果與2進制數(shù)的形式輸出。要顯示八位數(shù)字，所以用3位2進制數(shù)作為輸出。輸出信號為cout[0..2]?？傊峭ㄟ^輸入輸出信號來對數(shù)碼管進行位選控制。 4.1.3程序代碼實現(xiàn) library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cn8 is port(clr,start,clk: in bit; cout: out std_logic_vector(2 downto 0)）; end cn8; architecture a of cn8 is signal temp:std_logic_vector(2 downto 0); begin process(clk,clr) begin if clr='0' then temp<="000"; cout<='0'; elsif (clk'event and clk='1') then if start='0' then if temp>="111" then temp<="000"; cout<='1'; else temp<=temp+1; cout<='0'; end if; end if; end if; end process; cout<=temp; end a; 4.2數(shù)據選擇模塊 4.2.1.數(shù)據選擇模（八選一模塊）塊流程圖 4.2.2輸入輸出引腳及其功能說明 SEL81模塊輸入信號一個是數(shù)據選擇器SEL81的地址碼SEL[2..0]，另一部分是數(shù)據信息A[3..0]~H[3..0].地址碼是SEL[2..0]來自時鐘脈沖計數(shù)器CN8，由地址碼SEL[2..0]決定輸出哪個輸入數(shù)據。輸出信號是q[3..0]。 4.2.3程序代碼實現(xiàn) Library ieee; Use ieee.std_logic_1164.all; Entity sel81 is Port(sel:in std_logic_vector(2 downto 0); A,b,c,d,e,f,g,h:in std_logic_vector(3 downto 0); Q:out std_logic_vector(3 downto 0)); End sel81; Architecture rtl of sel81 is begin Process(a,b,c,d,e,f,g,h,sel) Variable cout:std_logic_vector(3 downto 0); Begin Case(sel)is When"000"=>cout:=a; When"001"=>cout:=b; When"010"=>cout:=c; When"011"=>cout:=d; When"100"=>cout:=e; When"101"=>cout:=f; When"110"=>cout:=g; When others =>cout:=h; End case; Q<=cout; End process; End rtl; 4.3七段譯碼器模塊 4.3.1七段譯碼器模塊模塊流程圖 4.3.2輸入輸出引腳及其功能說明 DISP模塊是七段譯碼器，將輸入的4位二進制數(shù)轉換為數(shù)碼顯示管對應的數(shù)字。例如輸入為4進制數(shù)0000的時候，使數(shù)碼顯示管顯示0，則要七段譯碼器輸出為011111。即g段為0，g段發(fā)光二極管不亮，其它發(fā)光二極管被點亮，顯示效果為0。DISP模塊輸入信號D[3..0],輸出信號是Q[6..0]。 4.3.3程序代碼實現(xiàn) Library ieee; Use ieee.std_logic_1164.all; Entity disp is port(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0)); end disp; Architecture rtl of disp is Begin Process(d) Begin Case d is When"0000"=>q<="0111111"; When"0001"=>q<="0000110"; When"0010"=>q<="1011011"; When"0011"=>q<="1001111"; When"0100"=>q<="1100110"; When"0101"=>q<="1101101"; When"0110"=>q<="1111101"; When"0111"=>q<="0100111"; When"1000"=>q<="1111111"; When others=>q<="1101111"; End case; End process; End rtl; 第五章調試并分析結果 5.1輸入說明 clk 時鐘輸入 Clr 計數(shù)器清零（低電平有效） Start 打開計數(shù)器（低電平有效） A[3..0]..H[3..0] 輸入要顯示的數(shù)字 5.2預計輸出 Cout[2..0] 數(shù)碼管位選控制 Q[6..0] 數(shù)碼管段選控制 5.3測試結果記錄 同時顯示0，1，2，3，4，5，6,7這八個不同的數(shù)字圖形到八個數(shù)碼管上。 5.4測試結果分析 輸入一個時鐘，驅動計數(shù)器工作。選用模值為8的計數(shù)器，依次控制8個數(shù)碼管的亮滅，使得某一時刻有且僅有一個數(shù)碼管點亮，同時產生對應的，將點亮的數(shù)碼管賦值顯示為相應的數(shù)碼予以顯示。由于掃描頻率較高，8位數(shù)碼管序列將顯示持續(xù)穩(wěn)定的0至7的數(shù)碼。 第六章 結論 6.1心得體會 在課程設計之前，我學過51單片機，對硬件與軟件的聯(lián)系有初步的了解，其次我的題目相對較簡單---設計8位數(shù)碼管動態(tài)顯示電路，所以上手特別的快。在編寫程序之前，我到實驗室實地考察了一下試驗箱，發(fā)現(xiàn)8位數(shù)碼管實驗無法實現(xiàn)，只能實現(xiàn)6位，開關實現(xiàn)數(shù)碼管數(shù)字變換也不現(xiàn)實，單單8位數(shù)碼管的數(shù)字就需要32個開關控制，試驗箱遠遠達不到這個要求，因此，我就設計全軟件來控制并且做得非常成功。最后驗收時聽老師分析，全軟件的程序有很大的缺陷，然后對我的設計又進一步的改進，用開關來進行控制。 總之，通過這次課程設計，我對EDA技術有了更進一步的了解。也知道了如何把vhdl的程序裝到實驗的硬件中，然后如何的連接實驗箱上的管腳。 通過在上網查詢本次實驗相關資料。豐富了對EDA的了解。 參 考 文 獻 [1]路勇.電子電路實驗及仿真[M].北京：北京交通大學出版社，2010. [2]孟濤.電工電子EDA實踐教程[M].北京：機械工業(yè)出版社，2010. [3]高吉祥.電子技術基礎實驗與課程設計[M].北京：電子工業(yè)出版社，2005 [4]候建軍.電子技術基礎實驗、綜合設計實驗與課程設計[M].北京:高等教育出版社,2007. 附 錄 課程設計中的程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div2k is port(clk_in : in std_logic; clk_out : out std_logic); end; architecture a of div2k is signal cnt : integer range 0 to 999; signal clk_tmp : std_logic; begin process(clk_in) begin if (clk_in'event and clk_in='1') then if cnt=999 then cnt<=0; clk_tmp<= not clk_tmp; else cnt<=cnt+1; end if; end if; end process; clk_out<=clk_tmp; end; ------B LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --USE IEEE.STD_numeric_std ENTITY scan_led IS PORT ( CLK : IN STD_LOGIC; SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); BT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0) ); END; ARCHITECTURE arc OF scan_led IS component div2k port(clk_in: in std_logic; clk_out: out std_logic); end component; SIGNAL CNT6 : INTEGER RANGE 0 TO 5; SIGNAL A : INTEGER RANGE 0 TO 5; SIGNAL COUNT : INTEGER RANGE 0 TO 5000 := 0; SIGNAl FLAG : INTEGER RANGE 0 TO 10 := 0; SIGNAl FLAG_A : INTEGER RANGE 0 TO 15; SIGNAL clk_tmp: STD_LOGIC; BEGIN u1:div2k port map(clk_in=>CLK,clk_out=>clk_tmp); -------------3線至6線譯碼器----A為位碼------------- P1:process(CNT6) BEGIN CASE CNT6 IS WHEN 0 => BT <= "000" ; A <= 0 ; WHEN 1 => BT <= "001" ; A <= 1 ; WHEN 2 => BT <= "010" ; A <= 2 ; WHEN 3 => BT <= "011" ; A <= 3 ; WHEN 4 => BT <= "100" ; A <= 4 ; WHEN 5 => BT <= "101" ; A <= 5 ; WHEN OTHERS => NULL ; END CASE ; END PROCESS P1; -------------------------拓展模塊------------------------------------- P2:process(clk_tmp) BEGIN IF clk_tmp'EVENT AND clk_tmp = '1' THEN --實現(xiàn)模6計數(shù)器 if CNT6 = 5 then CNT6 <= 0; else CNT6 <= CNT6 + 1; end if; IF (FLAG = 11) THEN --設置標志 FLAG <= 0; END IF; IF COUNT = 5000 THEN --另一個時鐘 COUNT <= 0; FLAG <= FLAG + 1; --當記滿5000時左移動一位 ELSE COUNT <= COUNT + 1; END IF; END IF; END PROCESS P2; P3:process(A) BEGIN FLAG_A <= (A + FLAG) ; --0-F循環(huán)顯示 CASE FLAG_A IS WHEN 0 => SG <= "1111110"; --0 --共陰abcdefg WHEN 1 => SG <= "0110000"; --1 WHEN 2 => SG <= "1101101"; --2 WHEN 3 => SG <= "1111001"; --3 WHEN 4 => SG <= "0110011"; --4 WHEN 5 => SG <= "1011011"; --5 WHEN 6 => SG <= "1011111"; --6 WHEN 7 => SG <= "1110000"; --7 WHEN 8 => SG <= "1111111"; --8 WHEN 9 => SG <= "1111011"; --9 WHEN 10 => SG <= "1110111"; --A WHEN 11 => SG <= "0011111"; --B WHEN 12 => SG <= "1001110"; --C WHEN 13 => SG <= "0111101"; --D WHEN 14 => SG <= "1001111"; --E WHEN 15 => SG <= "1001111"; --F WHEN OTHERS => NULL ; END CASE ; END PROCESS P3; END arc; 課程設計成績評定表 院系： 物理與電子工程學院 班級： 二班 姓名： 李碩 學號： 2020341239 項目 分值 優(yōu)秀 (x≥90%) 良好 (90%>x≥80%) 中等 (80%>x≥70%) 及格 (70%>x≥60%) 不及格(x<60%) 評分 參考標準 參考標準 參考標準 參考標準 參考標準 平時考核 20 學習態(tài)度認真，科學作風嚴謹，嚴格保證設計時間并按任務書中規(guī)定的進度開展各項工作。 學習態(tài)度比較認真，科學作風良好，能按期圓滿完成任務書規(guī)定的任務。 學習態(tài)度尚好，遵守組織紀律，基本保證設計時間，按期完成各項工作。 學習態(tài)度尚可，能遵守組織紀律，能按期完成任務。 學習馬虎，紀律渙散，工作作風不嚴謹,不能保證設計時間和進度。 課程設計報告 報告內容組織書寫 20 結構嚴謹，邏輯性強，層次清晰，語言準確，文字流暢，完全符合規(guī)范化要求，書寫工整或用計算機打印成文；圖紙非常工整、清晰。 結構合理，符合邏輯，文章層次分明，語言準確，文字流暢，符合規(guī)范化要求，書寫工整或用計算機打印成文；圖紙工整、清晰。 結構合理，層次較為分明，文理通順，基本達到規(guī)范化要求，書寫比較工整；圖紙比較工整、清晰。 結構基本合理，邏輯基本清楚，文字尚通順，勉強達到規(guī)范化要求；圖紙比較工整。 內容空泛，結構混亂，文字表達不清，錯別字較多，達不到規(guī)范化要求；圖紙不工整或不清晰。 技術水平 20 設計合理、理論分析與計算正確，文獻查閱能力強、引用合理、調查調研非常合理、可信。 設計合理、理論分析與計算正確，文獻引用、調查調研比較合理、可信。 設計合理，理論分析與計算基本正確，主要文獻引用、調查調研比較可信。 設計基本合理，理論分析與計算無大錯。 設計不合理，理論分析與計算有原則錯誤，文獻引用、調查調研有較大的問題。 仿真/制作 40 實驗數(shù)據準確，有很強的實際動手能力和計算機應用能力。 實驗數(shù)據比較準確，有較強的實際動手能力和計算機應用能力。 實驗數(shù)據比較準確，有一定的實際動手能力。 實驗數(shù)據無大錯。 實驗數(shù)據不可靠，實際動手能力差。 指導教師簽名 指導教師評定成績