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集成電路設(shè)計(jì)復(fù)習(xí)題 緒論 1．畫(huà)出集成電路設(shè)計(jì)與制造的主要流程框架。 2．集成電路分類(lèi)情況如何？ 集成電路設(shè)計(jì) 1． 層次化、結(jié)構(gòu)化設(shè)計(jì)概念，集成電路設(shè)計(jì)域和設(shè)計(jì)層次 2． 什么是集成電路設(shè)計(jì)？集成電路設(shè)計(jì)流程。 （三個(gè)設(shè)計(jì)步驟：系統(tǒng)功能設(shè)計(jì)邏輯和電路設(shè)計(jì)版圖設(shè)計(jì)） 3． 模擬電路和數(shù)字電路設(shè)計(jì)各自的特點(diǎn)和流程 4． 版圖驗(yàn)證和檢查包括哪些內(nèi)容？如何實(shí)現(xiàn)？ 5．版圖設(shè)計(jì)規(guī)則的概念，主要內(nèi)容以及表示方法。為什么需要指定版圖設(shè)計(jì)規(guī)則？ 6．集成電路設(shè)計(jì)方法分類(lèi)？（全定制、半定制、PLD） 7．標(biāo)準(zhǔn)單元/門(mén)陣列的概念，優(yōu)點(diǎn)/缺點(diǎn)，設(shè)計(jì)流程 8．PLD設(shè)計(jì)方法的特點(diǎn)，F(xiàn)PGA/CPLD的概念 9．試述門(mén)陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法的概念和它們之間的異同點(diǎn)。 10．標(biāo)準(zhǔn)單元庫(kù)中的單元的主要描述形式有哪些？分別在IC設(shè)計(jì)的什么階段應(yīng)用？11．集成電路的可測(cè)性設(shè)計(jì)是指什么？ Soc設(shè)計(jì)復(fù)習(xí)題 1.什么是SoC？ 2.SoC設(shè)計(jì)的發(fā)展趨勢(shì)及面臨的挑戰(zhàn)？ 3.SoC設(shè)計(jì)的特點(diǎn)? 4.SoC設(shè)計(jì)與傳統(tǒng)的ASIC設(shè)計(jì)最大的不同是什么？ 5.什么是軟硬件協(xié)同設(shè)計(jì)？ 6.常用的可測(cè)性設(shè)計(jì)方法有哪些？ 7. IP的基本概念和IP分類(lèi) 8.什么是可綜合RTL代碼? 9.么是同步電路，什么是異步電路，各有什么特點(diǎn)？ 10. 邏輯綜合的概念。 11.什么是觸發(fā)器的建立時(shí)間（SetupTime），試畫(huà)圖進(jìn)行說(shuō)明。 12.什么是觸發(fā)器的保持時(shí)間（HoldTime），試畫(huà)圖進(jìn)行說(shuō)明。 13. 什么是驗(yàn)證，什么是測(cè)試，兩者有何區(qū)別？ 14.試畫(huà)圖簡(jiǎn)要說(shuō)明掃描測(cè)試原理。 緒論 1、 畫(huà)出集成電路設(shè)計(jì)與制造的主要流程框架。 2、集成電路分類(lèi)情況如何？ 集成電路設(shè)計(jì) 1． 層次化、結(jié)構(gòu)化設(shè)計(jì)概念，集成電路設(shè)計(jì)域和設(shè)計(jì)層次 分層分級(jí)設(shè)計(jì)和模塊化設(shè)計(jì)． 將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問(wèn)題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說(shuō)，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。 從層次和域表示分層分級(jí)設(shè)計(jì)思想 域：行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn) 層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也稱(chēng)RTL級(jí))、 邏輯級(jí)與電路級(jí) 2． 什么是集成電路設(shè)計(jì)？集成電路設(shè)計(jì)流程， 根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿(mǎn)足要求的集成電路。 三個(gè)設(shè)計(jì)步驟：系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì) 3． 模擬電路和數(shù)字電路設(shè)計(jì)各自的特點(diǎn)和流程 A.數(shù)字電路：RTL級(jí)描述 邏輯綜合(Synopsys,Ambit) 邏輯網(wǎng)表 邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化 難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行邏輯模擬 電路實(shí)現(xiàn)(包括滿(mǎn)足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))： 調(diào)用單元庫(kù)完成； 沒(méi)有單元庫(kù)支持：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過(guò)電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之 后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿(mǎn)意的結(jié)果。由此可形成用戶(hù)自己的單元庫(kù)； 單元庫(kù)：一組單元電路的集合； 經(jīng)過(guò)優(yōu)化設(shè)計(jì)、并通過(guò)設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適 合于工藝制備，可達(dá)到最大的成品率。 單元庫(kù)由廠家(Foundary)提供，也可由用戶(hù)自行建立 B. 模擬電路：尚無(wú)良好的綜合軟件 RTL級(jí)仿真通過(guò)后，根據(jù)設(shè)計(jì)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì) 原理圖輸入 電路模擬與驗(yàn)證 模擬單元庫(kù) 邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖。 軟件支持：原理圖軟件、邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件 (EDA軟件系統(tǒng)中已集成)。 4． 集成電路設(shè)計(jì)方法分類(lèi) 全定制、半定制、PLD 5． 標(biāo)準(zhǔn)單元/門(mén)陣列的概念，優(yōu)點(diǎn)/缺點(diǎn)，設(shè)計(jì)流程 門(mén)陣列：（設(shè)計(jì)流程） 概念：形狀和尺寸完全相同的單元排列成陣列，每個(gè)單元內(nèi)部含有若干器件，單元之間留有布線(xiàn)通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線(xiàn)以外的芯片加工步驟，形成母片 根據(jù)不同的應(yīng)用，設(shè)計(jì)出不同的接觸孔版和金屬連線(xiàn)版，單元內(nèi)部連線(xiàn)及單元間連線(xiàn)實(shí)現(xiàn)所需電路功能 采用母片半定制技術(shù) 門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路 不足：設(shè)計(jì)靈活性較低；門(mén)利用率低；芯片面積浪費(fèi);速度較低；功耗較大。 標(biāo)準(zhǔn)單元：（設(shè)計(jì)流程） 一種庫(kù)單元設(shè)計(jì)方法，屬基于單元的布圖方法 需要全套掩膜版：定制方法 概念：從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過(guò)精心設(shè)計(jì)的邏輯單元，并排列成行，行間留有可調(diào)整的布線(xiàn)通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來(lái)，形成所需的專(zhuān)用電路 芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線(xiàn)通道區(qū)沒(méi)有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線(xiàn)。 SC方法特點(diǎn)：需要全套掩膜版，屬于定制設(shè)計(jì)方法 門(mén)陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距 標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線(xiàn)的自由度增大 較高的芯片利用率和連線(xiàn)布通率 依賴(lài)于標(biāo)準(zhǔn)單元庫(kù)，SC庫(kù)建立需較長(zhǎng)的周期和較高的成本，尤其工藝更新時(shí) 適用于中批量或者小批量但是性能要求較高的芯片設(shè)計(jì) 6． PLD設(shè)計(jì)方法的特點(diǎn)，F(xiàn)PGA/CPLD的概念 概念：用戶(hù)通過(guò)生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過(guò)對(duì)與或矩陣進(jìn)行掩膜編程，得到所需的專(zhuān)用集成電路 編程方式： 現(xiàn)場(chǎng)編程：采用熔斷絲、電寫(xiě)入等方法對(duì)已制備好的PLD器件實(shí)現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開(kāi)發(fā)工具就可完成設(shè)計(jì)，有些PLD可多次擦除，易于系統(tǒng)和電路設(shè)計(jì)。 掩膜編程：通過(guò)設(shè)計(jì)掩膜版圖來(lái)實(shí)現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計(jì)及驗(yàn)證比較容易實(shí)現(xiàn)。 PLD和FPGA設(shè)計(jì)方法的特點(diǎn) 現(xiàn)場(chǎng)編程： 功能、邏輯設(shè)計(jì) 網(wǎng)表 編程文件 PLD器件 硬件編程器 編程軟件 掩膜編程：PLA版圖自動(dòng)生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜版圖 設(shè)計(jì)周期短，設(shè)計(jì)效率高，有些可多次擦除，適合新產(chǎn)品開(kāi)發(fā) FPGA與CPLD的區(qū)別： 1、 CPLD FPGA 內(nèi)部結(jié)構(gòu) Product－term Look－up Table 程序存儲(chǔ) 內(nèi)部EEPROM SRAM， 外掛EEPROM 資源類(lèi)型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場(chǎng)合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 － EAB，鎖相環(huán) 保密性 可加密 一般不能保密 2、FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫(xiě)入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。 CPLD器件一般采用EEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。 3、FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來(lái)實(shí)現(xiàn)。 CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對(duì)較少。 4、FPGA為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線(xiàn)資源，CLB分塊較小，芯片的利用率較高。 CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過(guò)高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線(xiàn)，因此CPLD利用率較FPGA器件低。 5、FPGA為非連續(xù)式布線(xiàn)，CPLD為連續(xù)式布線(xiàn)。FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但走的路線(xiàn)不同，因此延時(shí)不易控制，要求開(kāi)發(fā)軟件允許工程師對(duì)關(guān)鍵的路線(xiàn)給予限制。CPLD每次布線(xiàn)路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長(zhǎng)度的一些金屬線(xiàn)實(shí)現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時(shí)上的差異，并在邏輯單元之間提供快速且具有固定延時(shí)的通路。CPLD的延時(shí)較小。 7． 試述門(mén)陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法的概念和它們之間的異同點(diǎn)。 門(mén)陣列設(shè)計(jì)方法：半定制 標(biāo)準(zhǔn)單元設(shè)計(jì)方法：定制 8． 標(biāo)準(zhǔn)單元庫(kù)中的單元的主要描述形式有哪些？分別在IC設(shè)計(jì)的什么階段應(yīng)用？ 標(biāo)準(zhǔn)單元庫(kù)：標(biāo)準(zhǔn)單元庫(kù)中的單元是用人工優(yōu)化設(shè)計(jì)的，力求達(dá)到最小的面積和最好的性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證 描述電路單元在不同層級(jí)的屬性的一組數(shù)據(jù) 邏輯符號(hào)（L）：?jiǎn)卧Q(chēng)與符號(hào)、I/O端：用于邏輯圖 功能描述 電路結(jié)構(gòu)、電學(xué)指標(biāo) 拓?fù)浒鎴D（O）：拓?fù)鋯卧卧獙挾雀叨?、I/O位置及名稱(chēng) 掩膜版圖（A） 不同設(shè)計(jì)階段調(diào)用不同描述 9． 集成電路的可測(cè)性設(shè)計(jì)是指什么？ 可測(cè)性設(shè)計(jì)是在盡可能少地增加附加引線(xiàn)腳和附加電路，并使芯片性能損失最小的情況下，滿(mǎn)足電路可控制性和可觀察性的要求 可控制：從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài) 可觀察：直接或間接地從外部觀察內(nèi)部電路的狀態(tài) SOC設(shè)計(jì)復(fù)習(xí)題 1.什么是SoC？ 包括一個(gè)或多個(gè)計(jì)算“引擎”（微處理器/微控制器/數(shù)字信號(hào)處理器）、至少十萬(wàn)門(mén)的邏輯和相當(dāng)數(shù)量的存儲(chǔ)器。 2.SoC設(shè)計(jì)的發(fā)展趨勢(shì)及面臨的挑戰(zhàn)？ 3.SoC設(shè)計(jì)的特點(diǎn)? 一個(gè)完整的SoC設(shè)計(jì)包括系統(tǒng)結(jié)構(gòu)設(shè)計(jì)（也稱(chēng)為架構(gòu)設(shè)計(jì)），軟件結(jié)構(gòu)設(shè)計(jì)和ASIC設(shè)計(jì)（硬件設(shè)計(jì)）。 （不太確定） 4.SoC設(shè)計(jì)與傳統(tǒng)的ASIC設(shè)計(jì)最大的不同是什么？ A．SoC設(shè)計(jì)更需要了解整個(gè)系統(tǒng)的應(yīng)用，定義出合理的芯片架構(gòu)，使得軟硬件配合達(dá)到系統(tǒng)最佳工作狀態(tài)。因而，軟硬件協(xié)同設(shè)計(jì)被越來(lái)越多地采用。 B．SoC設(shè)計(jì)是以IP復(fù)用或更大的平臺(tái)復(fù)用為基礎(chǔ)的。因而，基于IP 復(fù)用的設(shè)計(jì)是硬件實(shí)現(xiàn)的特點(diǎn)。 5.什么是軟硬件協(xié)同設(shè)計(jì)？ 軟硬件協(xié)同設(shè)計(jì)指的是軟硬件的設(shè)計(jì)同步進(jìn)行，在系統(tǒng)的初始階段，兩者就緊密相連。 （下面這種描述方法是從百度上來(lái)的）軟硬件協(xié)同設(shè)計(jì)是指對(duì)系統(tǒng)中的軟硬件部分使用統(tǒng)一的描述和工具進(jìn)行集成開(kāi)發(fā),可完成全系統(tǒng)的設(shè)計(jì)驗(yàn)證并跨越軟硬件界面進(jìn)行系統(tǒng)優(yōu)化。 6.常用的可測(cè)性設(shè)計(jì)方法有哪些？ 內(nèi)部掃描測(cè)試設(shè)計(jì)，自動(dòng)測(cè)試矢量生成，存儲(chǔ)器內(nèi)建自測(cè)試，邊界掃描測(cè)試 7.IP的基本概念和IP分類(lèi) IP是知識(shí)產(chǎn)權(quán)的意思，指一種事先定義，經(jīng)驗(yàn)證可以重復(fù)使用的，能完成某些功能的組塊，在集成電路行業(yè)里，IP通常是指硅知識(shí)產(chǎn)權(quán)（Silicon Intellectual Property），即IP核。 依設(shè)計(jì)流程區(qū)分：軟核、硬核、固核 依差異化程度來(lái)區(qū)分：基礎(chǔ)IP、標(biāo)準(zhǔn)IP、明星IP 8.什么是可綜合RTL代碼? 輸入為可綜合的RTL代碼、約束條件和單元庫(kù)（即工藝庫(kù)），輸出的是門(mén)級(jí)網(wǎng)表。（不知道是不是這么回答） 9.什么是同步電路，什么是異步電路，各有什么特點(diǎn)？ 同步電路，即電路中的所有受時(shí)鐘控制的單元，如觸發(fā)器（Flip Flop）或寄存器（Register），全部由一個(gè)統(tǒng)一的全局時(shí)鐘控制。 全異步設(shè)計(jì)跟同步設(shè)計(jì)最大的不同就是它的電路中的數(shù)據(jù)傳輸可以在任何時(shí)候發(fā)生，電路中沒(méi)有一個(gè)全局的或局部的控制時(shí)鐘。 同步電路 異步電路 優(yōu)點(diǎn) 1、在同步設(shè)計(jì)中，EDA工具可以保證電路系統(tǒng)的時(shí)序收斂，有效避免了電路設(shè)計(jì)中競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象 2由于觸發(fā)器只有在時(shí)鐘邊緣才改變?nèi)≈担艽笙薅鹊販p少了整個(gè)電路受毛刺和噪聲影響的可能 1、模塊化特性突出 2、對(duì)信號(hào)的延遲不敏感 3、沒(méi)有時(shí)鐘偏斜問(wèn)題 4、有潛在的高性能特性 5、好的電磁兼容性 6、具有低功耗的特性 缺點(diǎn) 1、 時(shí)鐘偏斜（Clock Skew） 2、時(shí)鐘樹(shù)綜合，需要加入大量的延遲單元，使得電路的面積和功耗大大增加 3、時(shí)鐘抖動(dòng)（Clock Jitter） 1、設(shè)計(jì)復(fù)雜 2、缺少相應(yīng)的EDA工具的支持 3、在大規(guī)模集成電路設(shè)計(jì)中應(yīng)避免采用異步電路設(shè)計(jì) 10.邏輯綜合的概念。 邏輯綜合是指使用EDA工具把由硬件描述語(yǔ)言設(shè)計(jì)的電路自動(dòng)轉(zhuǎn)換成特定工藝下的網(wǎng)表，即從RTL級(jí)的HDL描述通過(guò)編譯與優(yōu)化產(chǎn)生符合約束條件的門(mén)級(jí)網(wǎng)表。 11.什么是觸發(fā)器的建立時(shí)間（SetupTime），試畫(huà)圖進(jìn)行說(shuō)明。 指的是時(shí)鐘信號(hào)變化之前數(shù)據(jù)保持不變的時(shí)間 12.什么是觸發(fā)器的保持時(shí)間（HoldTime），試畫(huà)圖進(jìn)行說(shuō)明。 指的是時(shí)鐘信號(hào)變化之后數(shù)據(jù)保持不變的時(shí)間 13.什么是驗(yàn)證，什么是測(cè)試，兩者有何區(qū)別？ 驗(yàn)證：在設(shè)計(jì)過(guò)程中確認(rèn)所設(shè)計(jì)的正確性 通過(guò)軟件仿真、硬件模擬和形式驗(yàn)證等方法進(jìn)行 在流片之前要做的。 測(cè)試：檢測(cè)芯片是否存在制造或封裝過(guò)程中產(chǎn)生的缺陷。 采用測(cè)試設(shè)備進(jìn)行檢查 區(qū)別：1、驗(yàn)證的目的是用來(lái)檢查電路的功能是否正確，對(duì)設(shè)計(jì)負(fù)責(zé)。 測(cè)試的目的則主要是檢查芯片制造過(guò)程中的缺陷，對(duì)器件的質(zhì)量負(fù)責(zé)。 2、驗(yàn)證基于事件或時(shí)鐘驅(qū)動(dòng)。 測(cè)試則是基于故障模型的。 14.試畫(huà)圖簡(jiǎn)要說(shuō)明掃描測(cè)試原理。