Cadence 使用參考手冊(cè)鄧海飛微電子學(xué)研究所設(shè)計(jì)室2000年7月目錄概述11.1 Cadence概述11.2 ASIC設(shè)計(jì)流程1第一章Cadence 使用基礎(chǔ)52.1 Cadence 軟件的環(huán)境設(shè)置52.2 Cadence軟件的啟動(dòng)方法102.3庫(kù)文件的管理122.4文件格式的轉(zhuǎn)化132.5 怎樣使用在線幫助132.6 本手冊(cè)的組成14第二章Verilog-XL 的介紹153. 1 環(huán)境設(shè)置153.2 Verilog-XL的啟動(dòng)153.3 VerilogXL的界面173.4 Verilog-XL的使用示例183.5 Verilog-XL的有關(guān)幫助文件19第四章 電路圖設(shè)計(jì)及電路模擬214.1 電路圖設(shè)計(jì)工具Composer214.1.1 設(shè)置214.1.2 啟動(dòng)224.1.3 用戶界面及使用方法224.1.4 使用示例244.1.5 相關(guān)在線幫助文檔244.2 電路模擬工具Analog Artist244.2.1 設(shè)置244.2.2 啟動(dòng)254.2.3 用戶界面及使用方法254.2.5 相關(guān)在線幫助文檔25第五章 自動(dòng)布局布線275.1 Cadence中的自動(dòng)布局布線流程275.2 用AutoAbgen進(jìn)行自動(dòng)布局布線庫(kù)設(shè)計(jì)28第六章版圖設(shè)計(jì)及其驗(yàn)證306.1 版圖設(shè)計(jì)大師Virtuoso Layout Editor306.1.1 設(shè)置306.1.2 啟動(dòng)306.1.3 用戶界面及使用方法316.1.4 使用示例316.1.5 相關(guān)在線幫助文檔326.2 版圖驗(yàn)證工具Dracula326.2.1 Dracula使用介紹326.2.2 相關(guān)在線幫助文檔33第七章 skill語(yǔ)言程序設(shè)計(jì)347.1 skill語(yǔ)言概述347.2 skill語(yǔ)言的基本語(yǔ)法347.3 Skill語(yǔ)言的編程環(huán)境347.4面向工具的skill語(yǔ)言編程35附錄1 技術(shù)文件及顯示文件示例60附錄2 Verilog-XL實(shí)例文件721Test_memory.v722SRAM256X8.v733ram_sy1s_8052794TSMC庫(kù)文件84附錄3 Dracula 命令文件359概述作為流行的EDA工具之一，Cadence一直以來(lái)都受到了廣大EDA工程師的青睞。然而Cadence的使用之繁瑣，又給廣大初學(xué)者帶來(lái)了不少麻煩。作為一位過來(lái)人，本人對(duì)此深有體會(huì)。本著為初學(xué)者拋磚引玉的目的，本人特意編寫了這本小冊(cè)子，將自己數(shù)年來(lái)使用Cadence的經(jīng)驗(yàn)加以總結(jié)，但愿會(huì)對(duì)各位同行有所幫助。本冊(cè)子的本意在于為初學(xué)者指路，故不會(huì)對(duì)個(gè)別工具進(jìn)行很詳細(xì)的介紹，只是對(duì)初學(xué)者可能經(jīng)常使用的一些工具加以粗略的介紹。其中可能還請(qǐng)各位同行加以指正。1.1 Cadence概述Cadence是一個(gè)大型的EDA軟件，它幾乎可以完成電子設(shè)計(jì)的方方面面，包括ASIC設(shè)計(jì)、FPGA設(shè)計(jì)和PCB板設(shè)計(jì)。與眾所周知的EDA軟件Synopsys相比，Cadence的綜合工具略為遜色。然而，Cadence在仿真、電路圖設(shè)計(jì)、自動(dòng)布局布線、版圖設(shè)計(jì)及驗(yàn)證等方面卻有著絕對(duì)的優(yōu)勢(shì)。Cadence與Synopsys的結(jié)合可以說是EDA設(shè)計(jì)領(lǐng)域的黃金搭檔。此外，Cadence公司還開發(fā)了自己的編程語(yǔ)言skill,并為其編寫了編譯器。由于skill語(yǔ)言提供編程接口甚至與C語(yǔ)言的接口，所以可以以Cadence為平臺(tái)進(jìn)行擴(kuò)展，用戶還可以開發(fā)自己的基于Cadence的工具。實(shí)際上，整個(gè)Cadence軟件可以理解為一個(gè)搭建在skill語(yǔ)言平臺(tái)上的可執(zhí)行文件集。所有的Cadence工具都是用Skill語(yǔ)言編寫的，但同時(shí)，由于Cadence的工具太多，使得Cadence顯得有點(diǎn)凌亂。這給初學(xué)者帶來(lái)了更多的麻煩。Cadence包含的工具較多，幾乎包括了EDA設(shè)計(jì)的方方面面。本小冊(cè)子旨在向初學(xué)者介紹Cadence的入門知識(shí)，所以不可能面面具到，只能根據(jù)ASIC設(shè)計(jì)流程，介紹一些ASIC設(shè)計(jì)者常用的工具，例如仿真工具Verilog-xl,布局布線工具Preview和Silicon Ensemble,電路圖設(shè)計(jì)工具Composer,電路模擬工具Analog Artist,版圖設(shè)計(jì)工具Virtuoso Layout Editor,版圖驗(yàn)證工具Dracula，最后介紹一下Skill語(yǔ)言的編程。1.2 ASIC設(shè)計(jì)流程設(shè)計(jì)流程是規(guī)范設(shè)計(jì)活動(dòng)的準(zhǔn)則，好的設(shè)計(jì)流程對(duì)于產(chǎn)品的成功至關(guān)重要。本節(jié)將通過與具體的EDA工具（Synopsys和Cadence）相結(jié)合，概括出一個(gè)實(shí)際可行的ASIC設(shè)計(jì)的設(shè)計(jì)流程。圖11是實(shí)際設(shè)計(jì)過程中較常用的一個(gè)流程。（接下一頁(yè)）圖11 ASIC設(shè)計(jì)流程圖N這是深亞微米設(shè)計(jì)中較常用的設(shè)計(jì)流程。在該設(shè)計(jì)流程中，高層次綜合和底層的布局布線之間沒有明顯的界線，高層設(shè)計(jì)時(shí)必須考慮底層的物理實(shí)現(xiàn)（高層的劃分與布局規(guī)劃）。同時(shí)，由于內(nèi)核（Core）的行為級(jí)模型有其物理實(shí)現(xiàn)的精確的延時(shí)信息，使得設(shè)計(jì)者可在設(shè)計(jì)的早期兼顧芯片的物理實(shí)現(xiàn)，從而可以較精確的估計(jì)互連的延時(shí)，以達(dá)到關(guān)鍵路徑的延時(shí)要求。同時(shí)，布局布線后提取的SDF文件將被反標(biāo)到綜合后的門級(jí)網(wǎng)表中以驗(yàn)證其功能和時(shí)序是否正確。從該流程中可看出，在實(shí)際設(shè)計(jì)中較常用到的Cadence的工具有Verilog HDL仿真工具Verilog-XL,電路設(shè)計(jì)工具Composer，電路模擬工具Analog Artist,版圖設(shè)計(jì)工具Virtuoso Layout Editor,版圖驗(yàn)證工具Dracula和Diva以及自動(dòng)布局布線工具Preview和Silicon Ensemble。本冊(cè)子將對(duì)這些工具作一個(gè)初步介紹。如果讀者想進(jìn)一步了解某個(gè)軟件的使用，可參考本冊(cè)子提供的相關(guān)在線文檔以進(jìn)一步熟練。第一章 Cadence 使用基礎(chǔ)2.1 Cadence 軟件的環(huán)境設(shè)置要使用Cadence,必須在自己的計(jì)算機(jī)上作一些相應(yīng)的設(shè)置，這些設(shè)置包括很多方面，而且不同的工具可能都需要進(jìn)行各自的設(shè)置。讀者如果遇到這方面的問題，可以參考一下openbook中的Configuration Guides及各工具的user guide或者reference,其訪問的方法是 main menu-> System Administration-> Configuration Guides。但作為初學(xué)者，只需進(jìn)行以下幾項(xiàng)設(shè)置：1. .cshrc文件的設(shè)置首先要在自己的.cshrc文件中設(shè)置Cadence軟件所在的路徑，所使用的licence文件等。下面的代碼為.cshrc中設(shè)置的一個(gè)簡(jiǎn)單示例，其中Cadence所在的目錄為/EDA04/cds97a/。 Cadence setenv CDS_ROOT /EDA04/cds97asetenv CDS_INST_DIR /EDA04/cds97aset path = ($path $CDS_INST_DIR/tools/dfII/bin $CDS_INST_DIR/tools/bin)setenv LM_LICENSE_FILE /EDA04/cds97a/share/license/對(duì)于某些Cadence中的工具也必須在.cshrc中進(jìn)行一些設(shè)置。2. .cdsenv文件設(shè)置.cdsenv文件中包含了Cadence軟件的一些初始設(shè)置，該文件是用Skill語(yǔ)言寫成的。Cadence可直接執(zhí)行。3. .cdsinit設(shè)置與.cdsenv一樣，.cdsinit中也包含了Cadence軟件的一些初始化設(shè)置，該文件是用Skill語(yǔ)言寫成的。在Cadence啟動(dòng)時(shí)，會(huì)首先自動(dòng)調(diào)用這兩個(gè)文件并執(zhí)行其中的語(yǔ)句。若僅為初學(xué)，可以不編寫這兩個(gè)文件，Cadence會(huì)自動(dòng)調(diào)用隱含的設(shè)置。若想更改設(shè)置，可參考一些模板文件進(jìn)行編寫。在install_dir/tools/dfII/cdsuser目錄下有一些隱含的模板文件。下面是一個(gè)簡(jiǎn)單的.cdsinit文件：; Tutorial .cdsinit file ; By: Cris Reeser/Diane Goldberg ; Created: October 10, 1995 ; ; This initialization file contains the settings necessary to; successfully run the Cell Design tutorial. Some of these may; be redundant, if your site uses a site initialization file.; For further information on initialization files, read the; comments in the <install_dir>/samples/local/cdsinit file.; ; Human Interface Environment Settings hiiSetFont("text" "-adobe-courier-bold-r-*-*-12-*") hiSetFormPosition(603:500) hinestLimit = 5 hiSetUndoLimit(10) hiExpertMode(nil) window(1)->useScrollbars = t window(1)->backingStore = t envSetVal("layout" "xSnapSpacing" float 0.5) envSetVal("layout" "ySnapSpacing" float 0.5) envSetVal("layout" "segSnapMode" string "anyAngle") envSetVal("layout" "stopLevel" int 20) envLoadFile("./.cdsenv"); Bindkey Settings load(prependInstallPath("samples/local/") load(prependInstallPath("samples/local/"); RESIZE CIW; CIW; Note, hiFlush() is used as a workaround to display problem with; resizing windows in SKILL. hiFlush() hiResizeWindow(window(1) list(3:3 750:200); Tutorial Customization; setSkillPath(". techFiles"); Welcome the user fprintf(poport "*n") fprintf(poport "Welcome to the SRAM Compiler. %sn" getShellEnvVar("USER")printf( " n" )printf( "Done with initialization.n" )printf("*n")printf( " n" )printf( " n" ) 從中可看出，Skill語(yǔ)言的語(yǔ)法與C語(yǔ)言的較為類似。經(jīng)過一定的學(xué)習(xí)后就很容易掌握。4. 文件的設(shè)置如果用戶需要加入自己的庫(kù)，則可以修改自己的庫(kù)管理文件。對(duì)于初次使用Cadence的用戶，Cadence會(huì)在用戶的當(dāng)前目錄下生成一個(gè)文件，用戶通過CIW生成一個(gè)庫(kù)時(shí)，Cadence會(huì)自動(dòng)將其加入文件中。下面是一個(gè)簡(jiǎn)單的Cadence庫(kù)管理文件的示例：DEFINE ourTechLib /EDAHOME01/students/dhf/sram/dual/ourTechLib DEFINE sram /EDAHOME01/students/dhf/sram/dual/sram DEFINE basic $CDS_INST_DIR/tools/dfII/etc/cdslib/basic DEFINE sample $CDS_INST_DIR/tools/dfII/samples/cdslib/sample DEFINE analogLib /EDA04/cds97a/tools/dfII/etc/cdslib/artist/analogLib DEFINE pCells /EDAHOME01/students/dhf/sram/dual/pCells DEFINE hhh /EDAHOME01/students/dhf/sram/dual/hhh 其中，DEFINE為庫(kù)定義的保留字,ourTechLib、sram等為所定義的庫(kù)的名字，最后的字符串為保存庫(kù)的實(shí)際的物理目錄。5. 技術(shù)庫(kù)的生成技術(shù)文件庫(kù)對(duì)于IC設(shè)計(jì)而言是非常重要的，其中包含了很多設(shè)計(jì)中所必需的信息。對(duì)于版圖設(shè)計(jì)者而言，技術(shù)庫(kù)就顯得更為重要了。要生成技術(shù)文件庫(kù)，必須先編寫技術(shù)文件。技術(shù)文件主要包括層的定義，符號(hào)化器件的定義，層、物理以及電學(xué)規(guī)則和一些針對(duì)特定的Cadence工具的規(guī)則的定義，例如自動(dòng)布局布線的一些規(guī)則，版圖轉(zhuǎn)換成GDSII時(shí)所用到的層號(hào)的定義。技術(shù)文件的編寫可參考o(jì)penbook中有關(guān)技術(shù)文件的介紹并參考相應(yīng)的模板來(lái)進(jìn)行。其訪問順序?yàn)镸ain Menu->IC Tools->Design FramWork II->Technology File Help。附錄1中有一個(gè)簡(jiǎn)單的技術(shù)文件示例。技術(shù)文件編好以后，就可以按照以下幾步生成技術(shù)庫(kù)：（1） 點(diǎn)擊CIW中的File菜單選擇其中的New項(xiàng)中的Library項(xiàng)（如圖21所示），彈出圖22所示的表格。（2） 在Name項(xiàng)中輸入所需的名字如myTecLib。保持如圖所示的設(shè)置，點(diǎn)擊ok。彈出如圖23所示的對(duì)話框。（3） 在對(duì)話框中輸入編好的技術(shù)文件名如my.tf。這時(shí)，技術(shù)文件必須在啟動(dòng)Cadence的當(dāng)前目錄。點(diǎn)擊ok。（4） 經(jīng)過一段時(shí)間后，在CIW的顯示區(qū)會(huì)出現(xiàn)一個(gè)提示Library myTecLib is created successfully.對(duì)于非工藝庫(kù)的生成與工藝庫(kù)大體相同，只是在22中選擇attach to exited technology file,并在接下來(lái)的過程中選擇相應(yīng)的工藝庫(kù)。圖21圖22圖236. 顯示文件的設(shè)置文件控制Cadence的顯示。其基本語(yǔ)法可參考o(jì)penbook中的相應(yīng)的介紹。附錄1中包含了一個(gè)的示例。2.2 Cadence軟件的啟動(dòng)方法完成了一些必要的設(shè)置（對(duì)初學(xué)者只需設(shè)置.cshrc文件即可，其他設(shè)置都用隱含設(shè)置，等熟練了一些之后，再進(jìn)一步優(yōu)化自己的使用環(huán)境），就可以啟動(dòng)Cadence軟件。啟動(dòng)Cadence軟件的命令有很多，不同的啟動(dòng)命令可以啟動(dòng)不同的工具集，常用的啟動(dòng)命令有icfb,icca等，也可以單獨(dú)啟動(dòng)單個(gè)工具，例如啟動(dòng)Viruoso Layout Editor可以用layoutPlus來(lái)啟動(dòng)，Silicon Ensemble可以用sedsm來(lái)啟動(dòng)。以icfb為例，先在UNIX提示符下輸入icfb&，再按回車，經(jīng)過一段時(shí)間，就會(huì)出現(xiàn)如圖24所示的CIW（Command Interpreter Window）窗口。從CIW窗口就可以調(diào)用許多工具并完成許多任務(wù)。CIW窗口是使用Cadence時(shí)遇到的第一個(gè)窗口，是Cadence主要的用戶界面。它主要包括以下幾個(gè)部分：1 Title Bar顯示使用的軟件名及l(fā)og文件目錄。如圖24中的最上一行 icfb-log:/EDAHOME01/students/dhf/。2 Menu Banner 3 Output Area 輸出Cadence對(duì)用戶命令的反應(yīng)。4 Input Line 可用來(lái)輸入Skill命令。5 Mouse Bindings Line 顯示捆綁在鼠標(biāo)左中右三鍵上的快捷鍵。6 Scrolling bar to Scroll Through the Log FileCadence將許多常用工具集成在一塊以完成一些典型的任務(wù)，圖25總結(jié)了一些常用的啟動(dòng)命令及其可使用的工具。用戶可根據(jù)自己的需要選擇最少的命令集。圖24 CIW窗口圖25 Cadence啟動(dòng)命令2.3庫(kù)文件的管理啟動(dòng)了Cadence后，就可以利用File菜單建立自己的工作庫(kù)，點(diǎn)擊CIW窗口上的File菜單，選定其中的New lib項(xiàng)，彈出如圖22所示的對(duì)話框，輸入庫(kù)名并選擇相應(yīng)的工藝庫(kù)，然后選擇ok,這時(shí)在CIW的顯示區(qū)會(huì)出現(xiàn)如下提示：The lib is created successfully!新建的庫(kù)是一個(gè)空的庫(kù)，里面什么也沒有，用戶可在庫(kù)中生成自己所需的單元。例如可以生成一個(gè)反相器單元，并為其生成一個(gè)電路及一個(gè)版圖視圖，其流程如下：1 選擇File菜單中的New項(xiàng)，并選擇Cellview項(xiàng)，則彈出如圖2-6所示的對(duì)話框，選擇所需的庫(kù)并輸入單元名inv，并選擇視圖類型Schematic，再點(diǎn)擊ok按鈕。則彈出如圖27所示的窗口。2 用Add菜單中的Component命令調(diào)用analogLib中的單元，輸入PMOS和NMOS管以及電源和地。如圖28所示。3 點(diǎn)擊Check and save 命令保存。用同樣的流程可生成inv的版圖視圖。利用Tools中的library manager可以對(duì)庫(kù)進(jìn)行管理。圖26圖27圖282.4文件格式的轉(zhuǎn)化 Cadence有自己的內(nèi)部數(shù)據(jù)格式，為了與其他EDA軟件之間進(jìn)行數(shù)據(jù)交換，Cadence提供內(nèi)部數(shù)據(jù)與標(biāo)準(zhǔn)數(shù)據(jù)格式之間的轉(zhuǎn)換。點(diǎn)擊CIW的File菜單中的Import可將各種外部數(shù)據(jù)格式轉(zhuǎn)換成Cadence內(nèi)部數(shù)據(jù)格式，利用CIW的File菜單中的Export可將各種Cadence內(nèi)部數(shù)據(jù)格式轉(zhuǎn)換成外部標(biāo)準(zhǔn)數(shù)據(jù)格式。2.5 怎樣使用在線幫助學(xué)習(xí)Cadence的最好教材是使用在線幫助，Cadence的在線幫助是用openbook命令來(lái)啟動(dòng)的。在UNIX提示符下輸入openbook&并回車就可以啟動(dòng)在線幫助。要拷貝在線幫助中的文件可以先按下control鍵，并用左鍵進(jìn)行選擇，然后用copy進(jìn)行拷貝。如果想要知道一些關(guān)于如何使用openbook的技巧，可在系統(tǒng)提示符下輸入openbook help &即可。2.6 本手冊(cè)的組成 在本手冊(cè)中將按照ASIC設(shè)計(jì)流程分別在第三章介紹高層的HDL工具，例如Verilog仿真工具Verilog-xl。第四章介紹電路圖設(shè)計(jì)工具Composer及電路模擬工具Analog Artist。第五章介紹自動(dòng)布局布線Preview和Silicon Ensemble。第六章介紹版圖設(shè)計(jì)工具Virtuoso Layout Editor和驗(yàn)證工具Dracula和Diva。第七章將介紹Skill語(yǔ)言的編程。第二章 Verilog-XL的介紹人們?cè)谶M(jìn)行電子設(shè)計(jì)時(shí)較常用的輸入方法有兩種，一種為硬件描述語(yǔ)言，一種為電路圖輸入。隨著ASIC設(shè)計(jì)技術(shù)的發(fā)展，以HDL作為輸入的設(shè)計(jì)方法已成為ASIC設(shè)計(jì)的主流。目前較常用的硬件描述語(yǔ)言有VHDL和Verilog兩種。相對(duì)而言，Verilog在工業(yè)上用的較為平常。故本小冊(cè)子的討論集中在Verilog上。作為EDA設(shè)計(jì)的主流軟件之一，Cadence提供了對(duì)Verilog及VHDL的強(qiáng)大支持。尤其是Verilog,Cadence很早就引入了Verilog,并為其開發(fā)了一整套工具。而其中最出色的當(dāng)數(shù)Verilog的仿真工具Verilog-XL。Verilog-XL一直以其友好的用戶界面及強(qiáng)大的功能而受到廣大Verilog用戶的青睞。本章將分五個(gè)方面一一對(duì)對(duì)其進(jìn)行一個(gè)較為詳盡的介紹。3. 1 環(huán)境設(shè)置對(duì)于一般的Cadence的用戶而言，可能不需要進(jìn)行任何設(shè)置就可啟動(dòng)Verilog-XL。用戶可輸入下列命令看自己是否可訪問Verilog-XL：which verilog如果可以訪問Verilog-XL,會(huì)有類似如下的反應(yīng)： /EDA04/cds97a/ tools/bin/verilog否則，必須在.cshrc中用set path命令加入以上路徑。3.2 Verilog-XL的啟動(dòng)Verilog-XL的啟動(dòng)命令為verilog,它可以附帶很多可選項(xiàng)，下面是其各選項(xiàng)及其意義：Valid host command options for verilog: -f <filename> read host command arguments from file -v <filename> specify library file -y <directory> specify library directory -c compile only -s enter interactive mode immediately -i <filename> input from command file -r <filename> restart from a saved data structure -l <filename> set log file name -k <filename> set key file name -u convert identifiers to upper case -t set full trace -q quiet -d decompile data structureSpecial behavioral performance options (if licensed): +turbo speed up behavioral simulation. +turbo+2 +turbo with second level optimizations. +turbo+3 +turbo+2 with third level optimizations. +listcounts generate code for maintaining information for $listcounts +no_turbo dont use a VXL-TURBO license. +noxl disable XL acceleration of gates in all modulesSpecial environment invocation options (if licensed): +gui invoke the verilog graphical environment下面是幾個(gè)簡(jiǎn)單的使用示例，在UNIX提示符下輸入這些命令即可啟動(dòng)Verilog-XL：Example host commands to run VERILOG: verilog sio85.v verilog f1 f2 f3 verilog -s sio85.v verilog -r -l -k verilog -r -si verilog -dqcr 一般較常用的啟動(dòng)方法是：verilog s +gui v libname f scriptFile sourcefilename & 其中，libname為所使用的庫(kù)的名字，scriptFile為用可選項(xiàng)編寫的命令文件。3.3 VerilogXL的界面運(yùn)行以上的啟動(dòng)命令后，如果未發(fā)生什么錯(cuò)誤，就會(huì)彈出下圖所示的用戶界面，這就是Verilog-XL的SimControl窗口,從該圖形界面中，可控制仿真的執(zhí)行。圖31 Verilog-XL 的圖形界面Verilog-XL的圖形界面主要有以下幾個(gè)窗口：1 SimControl SimControl窗口是主要的仿真控制窗口，當(dāng)用帶有g(shù)ui選項(xiàng)的verilog命令啟動(dòng)Verilog-XL時(shí)，就會(huì)彈出這個(gè)窗口。通過這個(gè)窗口，用戶可以顯示設(shè)計(jì)的模塊結(jié)構(gòu)，運(yùn)行Verilog-XL命令，設(shè)置及顯示斷點(diǎn)，強(qiáng)行給變量賦值等等。通過這個(gè)窗口可以實(shí)現(xiàn)用戶與仿真的交互，從而達(dá)到對(duì)仿真的控制。2 Navigator通過點(diǎn)擊SimControl窗口右上角的星形圖標(biāo)即可激活Navigator窗口。該窗口可用來(lái)圖形化顯示設(shè)計(jì)的層次，設(shè)計(jì)中的實(shí)體及其變量。3 Signal Flow Browser4 Watch Objects Window5 SimWaveSimWave窗口可以用來(lái)顯示已經(jīng)選擇并跟蹤了的信號(hào)的波形。3.4 Verilog-XL的使用示例介紹了Verilog-XL的啟動(dòng)和用戶界面后，下面我們將通過一個(gè)具體的實(shí)例來(lái)演示Verilog-XL的使用。在附錄2中有本示例所需的文件，在本示例中，將對(duì)一個(gè)SRAM模塊SRAM256X8.v進(jìn)行仿真。在這個(gè)SRAM模塊中又包含了一個(gè)子模塊ram_sy1s_8052.v。所調(diào)用的為TSMC的0.35um的庫(kù)。test_bench為test_memory.v，在該test_bench中首先對(duì)SRAM進(jìn)行寫，然后進(jìn)行讀。下面按照一個(gè)簡(jiǎn)單的流程來(lái)對(duì)這個(gè)SRAM進(jìn)行模擬：1 在UNIX提示符下輸入：verilog -c -v tcb773s.v test_memory.v &來(lái)對(duì)源文件進(jìn)行調(diào)試，如果沒有錯(cuò)誤，會(huì)顯示0 Simulation events。2 沒有錯(cuò)誤之后，就可以啟動(dòng)Verilog-XL的圖形界面：verilog s +gui v tcb773s.v test_memory.v &則會(huì)彈出如圖32所示的窗口。3 跟蹤自己所需要的波形信號(hào)。4 按運(yùn)行按鈕或在命令行輸入原點(diǎn)并回車，即可運(yùn)行，按停止按鈕即可停止。停止后波形會(huì)自動(dòng)更新。圖323.5 Verilog-XL的有關(guān)幫助文件與Verilog-XL有關(guān)的幫助文件主要有以下一些：Verilog-XL ReferenceVerilog-XL User GuideVerilog-XL Tutorial SimCompare User GuideSimWave User GuideVPI User Guide and Reference (formerly PLI 2.0)PLI 1.0 User Guide and ReferencePLI Application Note: Back Annotation and Delay Calculation PLI Application Note: Using the Value Change Link LMC Hardware Modeling Interface Reference and User GuideGraphical Output for the Verilog Product Family Reference SDF Annotator User Guide Central Delay Calculator Algorithm GuideTiming Library Format Reference Verilog Language Sensitive Editor User Guide可通過如下順序?qū)@些文檔進(jìn)行訪問：Main menu->HDL Tools>Verilog-XL。第四章 電路圖設(shè)計(jì)及電路模擬設(shè)計(jì)的輸入除了可以用硬件描述語(yǔ)言（如VHDL及Verilog）外，還可以用電路圖輸入。在早期的ASIC設(shè)計(jì)中，電路圖起著更為重要的作用，作為流行的EDA軟件,Cadence提供了一個(gè)優(yōu)秀的電路圖編輯工具Composer。Composer不但界面友好，操作方便，而且功能非常強(qiáng)大。電路圖設(shè)計(jì)好后，其功能是否正確，性能是否優(yōu)越，必須通過電路模擬才能進(jìn)行驗(yàn)證。Cadence同樣提供了一個(gè)優(yōu)秀的電路模擬軟件，Analog Artist。由于Analog Artist通過Cadence與Hspice的接口調(diào)用Hspice對(duì)電路進(jìn)行模擬。本章將介紹電路圖設(shè)計(jì)工具Composer和電路模擬軟件Analog Artist的設(shè)置、啟動(dòng)、界面及使用方法、簡(jiǎn)單的示例以及相關(guān)的輔助文件。以便讀者能對(duì)這兩種工具有一個(gè)初步的理解。4.1 電路圖設(shè)計(jì)工具ComposerComposer是一種設(shè)計(jì)輸入的工具，邏輯或者電路設(shè)計(jì)工程師，物理設(shè)計(jì)工程師甚至PCB板設(shè)計(jì)工程師可以用它來(lái)支持自己的工作。4.1.1 設(shè)置對(duì)于一般的Cadence的用戶而言，可能不需要進(jìn)行任何設(shè)置就可啟動(dòng)Composer。但有時(shí)必須設(shè)置快捷鍵，否則所有的快捷鍵就會(huì)失靈，給使用帶來(lái)一些不便。在設(shè)計(jì)時(shí)，快捷鍵往往會(huì)有很大的作用。此外，在電路設(shè)計(jì)中可能需要用到一些符號(hào)庫(kù)，例如sample庫(kù)，basic庫(kù)，analogLib庫(kù)，只需在文件中加入以下一段代碼：DEFINE basic $CDS_INST_DIR/tools/dfII/etc/cdslib/basic DEFINE sample $CDS_INST_DIR/tools/dfII/samples/cdslib/sample DEFINE analogLib /EDA04/cds97a/tools/dfII/etc/cdslib/artist/analogLib4.1.2 啟動(dòng)Composer的啟動(dòng)很簡(jiǎn)單，在啟動(dòng)Cadence后，從CIW窗口中打開或新建一個(gè)單元的Schematic視圖，就會(huì)自動(dòng)啟動(dòng)Composer的用戶界面。用戶即可在其中放入單元及連線，以構(gòu)成電路圖。4.1.3 用戶界面及使用方法圖41是Composer的圖形界面，在該用戶界面中，大部分面積是右下角的顯示區(qū)。左邊的圖標(biāo)是一些常用的工具，讀者可以自己?jiǎn)?dòng)Composer，然后熟悉一下Composer的用戶界面。下面將簡(jiǎn)單介紹一下電路圖設(shè)計(jì)及符號(hào)（Symbol）設(shè)計(jì)的簡(jiǎn)單流程。圖41 Composer的用戶界面圖42是編輯電路圖的一般流程為：1 首先用Component命令調(diào)用符號(hào)庫(kù)中的元件來(lái)添加元件，如圖的nand3。2 添加完所有的元件后就可以加入pin,可通過add菜單中的pin項(xiàng)來(lái)進(jìn)行添加。3 布線及標(biāo)線名，可通過wire命令布線，通過更改其屬性標(biāo)上線名。4 添加節(jié)點(diǎn)5 加注釋6 加整體屬性，如一些自動(dòng)布局布線屬性。圖42 電路圖設(shè)計(jì)的簡(jiǎn)單流程符號(hào)是用來(lái)代表元件的簡(jiǎn)單符號(hào)，如反相器用一個(gè)三角形代替。在Cadence中，當(dāng)上層調(diào)用下層單元和進(jìn)行上下級(jí)映射時(shí)通常調(diào)用其符號(hào)。所以，符號(hào)在電路設(shè)計(jì)中起著很重要的作用。與啟動(dòng)Schematic Editor類似，通過在CIW窗口中新建或打開一個(gè)單元的symbol視圖，就可啟動(dòng)Symbol Editor。圖43是編輯符號(hào)的一般流程，主要包括以下幾步：1 在編輯區(qū)加入一些基本的圖形。2 加入符號(hào)的pin。3 加入連接基本圖形與pin的線。4 加入符號(hào)的標(biāo)記，如inv。5 加入選擇外框。6 加入文本注釋7 更改整體屬性圖43 符號(hào)設(shè)計(jì)的簡(jiǎn)單流程4.1.4 使用示例在openbook中有一個(gè)關(guān)于Composer的教程，如果讀者需要經(jīng)常用到電路圖，本人建議你不妨去走一遍那個(gè)教程，對(duì)你一定會(huì)有幫助的。該教程可安如下順序進(jìn)行訪問。Main Menu-> IC Tools->Tutorials-> Composer。4.1.5 相關(guān)在線幫助文檔Composer: Design Entry help4.2 電路模擬工具Analog ArtistCadence提供進(jìn)行電路模擬的工具Analog Artist。Anglog Artist通過調(diào)用Hspice進(jìn)行電路模擬，然后進(jìn)行各種后續(xù)處理并顯示結(jié)果。4.2.1 設(shè)置在運(yùn)行Analog Artist之前，必須在.cshrc中設(shè)置以下語(yǔ)句：setenv CDS_Netlisting_Mode Analog 此外，最好能從Cadence的安裝目錄的Analog Artist中拷貝與模擬器相應(yīng)的初始化文件。4.2.2 啟動(dòng)Analog Artist的啟動(dòng)方法有很多種，可以從Composer的Tools菜單中執(zhí)行，也可以從CIW的Tools菜單中執(zhí)行。4.2.3 用戶界面及使用方法圖44是Analog Artist的用戶界面，關(guān)于具體的使用方法請(qǐng)參考o(jì)penbook中的相應(yīng)手冊(cè)。但有一點(diǎn)想提醒大家，大家使用的licence可能不允許使用Analog Artist。如果在微所使用Analog Artist且用Hspice為模擬器，似乎激勵(lì)文件用cdsspice格式才可調(diào)通，有興趣的讀者可以一試。4.2.5 相關(guān)在線幫助文檔與Analog artist相關(guān)的在線文檔有：Analog Artist Simulation Help Analog Artist Microwave Design HelpAnalog Artist Mixed-Signal Simulation Help Analog Artist Parametric Analysis Help Analog Artist Substrate Coupling Analysis (SCA) HelpAnalog Artist SKILL Functions Reference Analog Expression Language ReferenceCadence SPICE Reference Component Description Format User Guide Functional Block Library ReferenceHSPICE/SPICE Interface and SPICE 2G.6 ReferenceSpectre ReferenceSpectre User Guide SpectreHDL Reference SpectreRF HelpSwitched Capacitor Design System HelpAnalog Artist Tutorial: Switched Capacitor DesignVerilog-A Reference 通過順序 Main Menu->IC Tools->Analog and Mixed Signal Simulation可以訪問第五章 自動(dòng)布局布線5.1 Cadence中的自動(dòng)布局布線流程從第一章的ASIC設(shè)計(jì)流程中可看到，設(shè)計(jì)輸入經(jīng)過綜合和優(yōu)化后，就該對(duì)所生成的門級(jí)網(wǎng)表進(jìn)行自動(dòng)布局布線。自動(dòng)布局布線是連接邏輯設(shè)計(jì)和物理設(shè)計(jì)之間的紐帶。在自動(dòng)布局布線前必須進(jìn)行布局規(guī)劃（floorplan）,在Cadence中進(jìn)行布局規(guī)劃的工具為Preview，進(jìn)行自動(dòng)布局布線的引擎有四種：Block Ensemble、Cell Ensemble、Gate Ensemble和Silicon Ensemble。其中，Block Ensemble適用于宏單元的自動(dòng)布局布線，Cell Ensemble適用于標(biāo)準(zhǔn)單元或標(biāo)準(zhǔn)單元與宏單元相混合的布局布線，Gate Ensemble適合于門陣列的布局布線，Silicon Ensemble主要用在標(biāo)準(zhǔn)單元的布局布線中。將Preview與四種引擎相結(jié)合可產(chǎn)生四種不同的自動(dòng)布局布線環(huán)境和流程。由于Silicon Ensemble(DSM)的功能很完全，幾乎可以完成所有復(fù)雜的自動(dòng)布局布線的任務(wù)，在考慮自動(dòng)布局布線引擎時(shí)，我們采用了Silicon Ensemble。SRAM編譯器所生成的用于自動(dòng)布局布線的端口模型為Silicon Ensemble所要求的格式。圖51為采用Preview和Silicon Ensemble進(jìn)行自動(dòng)布局布線的流程圖。該流程主要由以下幾個(gè)主要步驟組成：（1） 準(zhǔn)備自動(dòng)布局布線庫(kù)在進(jìn)行自動(dòng)布局布線之前，必須準(zhǔn)備好相應(yīng)的庫(kù)。該庫(kù)中含有工藝數(shù)據(jù)、自動(dòng)布局布線用的庫(kù)單元及顯示信息。庫(kù)的格式必須為Design Framework II的數(shù)據(jù)庫(kù)格式，可以由用戶利用版圖生成工具Virtuoso Layout Editor設(shè)計(jì)產(chǎn)生，也可以來(lái)自一個(gè)由芯片制造廠家和EDA公司提供的LEF(Library Exchange Format)文件，或者從GDSII生成。（2） 準(zhǔn)備用來(lái)進(jìn)行自動(dòng)布局布線的網(wǎng)表用來(lái)進(jìn)行布局布線的網(wǎng)表可以由硬件描述語(yǔ)言經(jīng)過綜合優(yōu)化或由電路提取而來(lái)。所有網(wǎng)表在進(jìn)行自動(dòng)布局布線前都必須首先生成對(duì)應(yīng)的autoLayout視圖（view）。（3） 用Preview進(jìn)行布局規(guī)劃Preview是 Cadence的布局規(guī)劃器。它可以用來(lái)規(guī)劃物理設(shè)計(jì)，從而在自動(dòng)布局布線前預(yù)估物理實(shí)現(xiàn)的影響。在Cadence中，使用Preview與自動(dòng)布局布線引擎相結(jié)合來(lái)進(jìn)行自動(dòng)布局布線。（4） 用Silicon Ensemble進(jìn)行自動(dòng)布局布線（5） 對(duì)完成布局布線的版圖進(jìn)行驗(yàn)證生成的版圖其連接性是否正確，是否符合設(shè)計(jì)規(guī)則，是否符合時(shí)序要求等等，必須通過驗(yàn)證才能確定。通過點(diǎn)擊Verify&Report菜單中的相應(yīng)項(xiàng)，可對(duì)版圖進(jìn)行連接性、設(shè)計(jì)規(guī)則驗(yàn)證，并可生成SDF（Standard Delay Format）文件。通過反標(biāo)SDF文件可對(duì)原來(lái)的門級(jí)網(wǎng)表進(jìn)行仿真，從而確定其功能和時(shí)序是否正確。圖51 用Preview和Silicon Ensemble進(jìn)行自動(dòng)布局布線的流程5.2 用AutoAbgen進(jìn)行自動(dòng)布局布線庫(kù)設(shè)計(jì)對(duì)于不同的自動(dòng)布局布線引擎,對(duì)應(yīng)的庫(kù)的數(shù)據(jù)格式有所不同,用來(lái)生成庫(kù)的工具也不同。本SRAM編譯器選擇Silicon Ensemble作為布局布線引擎，其對(duì)應(yīng)的庫(kù)生成工具為AutoAbgen。AutoAbgen可以用來(lái)生成與用戶設(shè)計(jì)的版圖或版圖庫(kù)所對(duì)應(yīng)的Abstract(即用于自動(dòng)布局布線的端口模型)?？梢杂肁utoAbgen的AutoAbgen Flow Sequencer form來(lái)生成Abstract（對(duì)于單個(gè)版圖）和LEF文件（對(duì)于整個(gè)物理庫(kù)），其基本流程如下：(1) 首先在局部.cdsinit中設(shè)置好AutoAbgen運(yùn)行的環(huán)境，即在.cdsinit中加入以下語(yǔ)句：aabsInstallPath=“<install_dir>/tools/autoAbgen/etc/autoAbgen” load(buildstring(list(aabsInstallPath “”) “/”)。(2) 將AutoAbgen的初始化文件.autoAbgen拷入運(yùn)行目錄。并用icfb&啟動(dòng)Cadence。(3) 點(diǎn)擊CIW窗口中的AutoAbgen菜單下的AutoAbgen Flow Sequencer項(xiàng)，打開Flow Sequencer Form。(4) 選擇合適的流程。(5) 建立布局布線所需的工藝信息。如果在工藝文件中已經(jīng)包含布局布線的工藝信息，可以忽略這一步。(6) 建立用來(lái)生成Abstract的版圖數(shù)據(jù)。如果所用的版圖數(shù)據(jù)已經(jīng)是DFII 的版圖格式，可以忽略這一步。(7) 更新單元的屬性及其管腳屬性。由于AutoAbgen對(duì)所操作的版圖有些特殊要求，所以在生成Abstract前必須對(duì)其屬性進(jìn)行更新，以符合AutoAbgen的要求。(8) 建立一個(gè)庫(kù)單元，將所需建立Abstract的所有單元包括到里面。(9) 填寫環(huán)境設(shè)置表格和運(yùn)行選項(xiàng)表格。輸入輸出LEF的文件名（如果是對(duì)庫(kù)進(jìn)行操作）。(10) 選擇Apply運(yùn)行AutoAbgen，生成所需的Abstract。第六章 版圖設(shè)計(jì)及其驗(yàn)證如果有人問，“Cadence最突出的優(yōu)點(diǎn)在那里？”我想問題的答案應(yīng)當(dāng)就在本章?？梢哉f,Cadence的版圖設(shè)計(jì)及驗(yàn)證工具是任何其他EDA軟件所無(wú)法比擬的。Cadence的版圖設(shè)計(jì)工具是Vituoso Layout Editor,即為版圖編輯大師，以下簡(jiǎn)稱版圖大師。版圖大師不但界面很漂亮，而且操作方便，功能強(qiáng)大?？梢酝瓿砂鎴D編輯的所有任務(wù)。版圖設(shè)計(jì)得好壞，其功能是否正確，必須通過驗(yàn)證才能確定。Cadence中進(jìn)行版圖驗(yàn)證的工具主要有Dracula和Diva。兩者的主要區(qū)別是，Diva是在線的驗(yàn)證工具，被集成在Design Frame Work II中，可直接點(diǎn)擊版圖大師上的菜單來(lái)啟動(dòng)。而Dracula是一個(gè)單獨(dú)的驗(yàn)證工具，可以獨(dú)立運(yùn)行。相比之下，Dracula的功能比較強(qiáng)大。6.1 版圖設(shè)計(jì)大師Virtuoso Layout Editor版圖設(shè)計(jì)大師是Cadence提供給用戶進(jìn)行版圖設(shè)計(jì)的工具。其使用起來(lái)十分方便，下面進(jìn)行一個(gè)簡(jiǎn)單介紹：6.1.1 設(shè)置版圖大師的設(shè)置很簡(jiǎn)單，對(duì)于一般的Cadence的用戶而言，可能不需要進(jìn)行任何設(shè)置就可啟動(dòng)版圖大師。但有時(shí)必須設(shè)置快捷鍵，否則所有的快捷鍵就會(huì)失靈，給使用帶來(lái)一些不便。在設(shè)計(jì)時(shí)，快捷鍵往往會(huì)有很大的作用。與電路設(shè)計(jì)不同的是，版圖設(shè)計(jì)必須考慮具體的工藝實(shí)現(xiàn)，因此，存放版圖的庫(kù)必須是工藝庫(kù)或附在別的工藝庫(kù)上的庫(kù)。否則，用隱含的庫(kù)將沒有版層，即LSW窗口只有一個(gè)黑框，更無(wú)從畫圖了。因此，在設(shè)計(jì)版圖前必須先建立自己的工藝庫(kù)。 此外，顯示對(duì)于版圖設(shè)計(jì)也很重要，因此最后有自己的顯示文件。6.1.2 啟動(dòng)有很多種方法自動(dòng)版圖大師，最簡(jiǎn)單的辦法是通過CIW打開或者新建一個(gè)單元的版圖視圖，這樣就會(huì)自動(dòng)啟動(dòng)版圖大師。此外，也可以用layoutPlus或layout命令啟動(dòng)。6.1.3 用戶界面及使用方法圖61 Virtuoso Layout Editor 用戶界面通過上述方法啟動(dòng)版圖大師后，就會(huì)出現(xiàn)如圖61所示的用戶界面及一個(gè)LSW窗口。從LSW窗口中選擇所需的層，然后在顯示區(qū)畫圖。具體的操作請(qǐng)讀者參考o(jì)penbook中的部分。6.1.4 使用示例關(guān)于Virtuoso Layout Editor的具體使用，在此就不再贅述，在openbook中有一個(gè)很好的例子cell_design。建議所有學(xué)習(xí)Cadence的人都該走一遍該教程。該教程的訪問順序?yàn)椋?Main Menu->IC Tools->Tutorials and Flow Guides-> Cell Design Tutorial。6.1.5 相關(guān)在線幫助文檔與版圖大師有關(guān)的在線文檔有：Virtuoso Layout Editor helpCell Design Tutorial6.2 版圖驗(yàn)證工具Dracula6.2.1 Dracula使用介紹用Virtuoso Layout Editor編輯生成的版圖是否符合設(shè)計(jì)規(guī)則、電學(xué)規(guī)則，其功能是否正確必須通過版圖驗(yàn)證系統(tǒng)來(lái)驗(yàn)證。Cadence提供的版圖驗(yàn)證系統(tǒng)有Dracula和Diva。Diva嵌入在Cadence的主體框架之中，使用較方便，但功能較之Dracula稍有遜色。Dracula為獨(dú)立的版圖驗(yàn)證系統(tǒng)，可以進(jìn)行DRC（設(shè)計(jì)規(guī)則檢查）、ERC（電學(xué)規(guī)則檢查）、LVS（版圖和電路比較）、LPE（版圖寄生參數(shù)提?。?、PRE（寄生電阻提取），其運(yùn)算速度快，功能強(qiáng)大，能驗(yàn)證和提取較大的電路，本手冊(cè)著重介紹Dracula的使用。使用Dracula和Diva的第一步是編寫與自己的工藝一致的命令文件，包括DRC、ERC、LVS、LPE甚至PRE文件。關(guān)于命令文件的編寫，讀者可參考o(jì)penbook中的手冊(cè)，可安以下順序找到。附錄3中有一套0.5um的命令文件，讀者可參考。假設(shè)要驗(yàn)證的版圖為mySRAM庫(kù)中的sram256x8單元，用來(lái)進(jìn)行驗(yàn)證的當(dāng)前目錄為myver，運(yùn)行Dracula的命令文件為。執(zhí)行DRC、ERC和LPE的流程如下：（1） 利用Virtuoso Layout Editor生成所需的版圖sram256x8，然后利用CIW窗口中的Export->Stream菜單，將單元sram256x8的版圖轉(zhuǎn)變成GDSII格式文件，并存到運(yùn)行目錄myver下。（2） 修改運(yùn)行Dracula所需的命令文件，將其中的INDISK文件改為,OUTDISK改為任何自己喜歡的文件，例如sram256x8_，將WORK-DIR改為當(dāng)前的運(yùn)行目錄myver，將PRIMARY改為大寫的單元名，即SRAM256X8。（3） 在當(dāng)前目錄下運(yùn)行PDRACULA，即在UNIX操作符下輸入PDRACULA&，然后輸入/GET 并回車，接著輸入/fi即可生成及。（4） 在當(dāng)前目錄下運(yùn)行或。（5） 檢查結(jié)果文件，DRC檢查為pri