課 程 設 計 報 告課程名稱 數字邏輯課程設計 課題 任務一 八位全加器的設計 課題 任務二 十進制同步計數器的設計 專 業(yè) 網絡工程 班 級 1001 學 號 2010031230129 姓 名 張劍 指導教師 劉洞波 陳華光 陳多2011年 12月 31日課程設計任務書課程名稱 數字邏輯課程設計 課題 任務一 八位全加器的設計 課題 任務二 十進制同步計數的設計 專業(yè)班級 網絡工程 學生姓名 1001 學 號 201003120129 指導老師 劉洞波 陳華光 陳多 審 批 任務書下達日期： 2011年 12月 14日任務完成日期： 2011年 12月 31日一、設計內容與設計要求1設計內容：本課程是一門專業(yè)實踐課程，學生必修的課程。其目的和作用是使學生能將已學過的數字電子系統(tǒng)設計、VHDL程序設計等知識綜合運用于電子系統(tǒng)的設計中，掌握運用 VHDL或者Verilog HDL設計電子系統(tǒng)的流程和方法，采用Quartus II等工具獨立應該完成2個設計題目的設計、仿真與測試。加強和培養(yǎng)學生對電子系統(tǒng)的設計能力,培養(yǎng)學生理論聯系實際的設計思想，訓練學生綜合運用數字邏輯課程的理論知識的能力，訓練學生應用Quartus II進行實際數字系統(tǒng)設計與驗證工作的能力，同時訓練學生進行芯片編程和硬件試驗的能力。任務一：組合電路設計課題題目題目一 4線-16線譯碼器電路設計；題目二 16選1選擇器電路設計；題目三 4位輸入數據的一般數值比較器電路設計題目四 10線-4線優(yōu)先編碼器的設計題目五 8位全加器的設計任務二：時序電路設計課題題目題目一 RS觸發(fā)器的設計；題目二 JK觸發(fā)器的設計；題目三 D觸發(fā)器的設計；題目四T觸發(fā)器的設計；題目五 十進制同步計數器的設計；2設計要求：l 課程設計報告規(guī)范課程設計報告應包含如下幾個部分一八位全加器的設計：1) 功能描述說明設計器件的功能，包括真值表（功能表），函數表達式，邏輯電路圖全加器是能夠計算低位進位的二進制加法電路 一位全加器(FA)的邏輯表達式為：SABCinCoABBCinACin其中A,B為要相加的數，Cin為進位輸入；S為和，Co是進位輸出；如果要實現多位加法可以進行級聯，就是串起來使用；比如32位+32位，就需要32個全加器；這種級聯就是串行結構速度慢，如果要并行快速相加可以用超前進位加法，超前進位加法前查閱相關資料；如果將全加器的輸入置換成A和B的組合函數Xi和Y（S0S3控制）,然后再將X,Y和進位數通過全加器進行全加，就是ALU的邏輯結構結構。即 Xf（A，B)Yf（A，B）不同的控制參數可以得到不同的組合函數,因而能夠實現多種算術運算和邏輯運算真值表如下Ai為被加數，Bi為加數，相鄰低位來的進位數為Ci-1，輸出本位和為Si。向相鄰高位進位數為Ci 輸入 輸出 AiBiCi-1SiCi0000000110010100110110010101011100111111函數表達式 Si=AiBiCi-1 Ci=AiBi+Ci-1(AiBi)邏輯電路圖2) 詳細設計按照VHDL語言開發(fā)流程寫出整個開發(fā)過程，可以根據如下步驟適當導出程序，程序界面截圖到課程設計報告對應模塊。 新建工程管理輸入文本語言程序編譯選擇波形編輯器對應節(jié)點形成綜合編譯后網表進行仿真調試生成波形圖配置管腳下載程序到芯片二十進制同步計數器的設計1) 功能描述說明設計器件的功能，包括真值表（功能表），函數表達式，邏輯電路圖2) 詳細設計按照VHDL語言開發(fā)流程寫出整個開發(fā)過程，可以根據如下步驟適當導出程序，程序界面截圖到課程設計報告對應模塊。新建工程管理配置芯片新建完成輸入文本語言程序編譯編譯成功選擇波形編輯器對應節(jié)點形成綜合編譯后網表進行仿真調試生成波形圖配置管腳下載程序到芯片設計問題及體會a.設計過程中遇到的問題以及解決問題的方法。設計過程中遇到的主要困難就是源程序不會寫，因為我們根本沒有學過VHDL這門程序語言，即使在網上搜索的或圖書館找的的源程序，一旦出現錯誤，也很難自己改正。其次，就是對Quartus II軟件應用不熟悉，全英文式的操作界面，讓這個英語很菜的我用的很費勁，有有時操作到一半，竟不知下一步該怎么弄，又得去看教材或問同學，花費了很多時間。對于出現的這些問題，我會先查查資料，理解實驗的具體信息，不懂的地方問同學或上網查資料?？纯碫HDL，理解源程序的組成，以便出現錯誤時能夠自我改正。對于軟件應用的不熟習，進行反復操作，增加熟練度。b.課程設計過程經驗教訓、心得體會。通過這次課程設計，加強了我們動手、思考和解決問題的能力。在整個設計過程中，我設計了數字邏輯中八位全加器的設計和同步十進制的設計兩個任務在設計過程中，經常會遇到這樣那樣的情況，就是對于VHDL中源代碼中出現的錯誤不會改正，還有就是對Quartus II應用的不熟悉，有時竟忘了下一步該怎么操作，又得去查閱資料或閱讀教材，因此耗費在這上面的時間用去很多。我覺得做課程設計同時也是對課本知識的鞏固和加強，由于課本上的知識太多，平時課間的學習并不能很好的理解和運用設計程序的功能，而且我們并沒有學習VHDL這門程序語言，因此給課程設計造成了很大的困難。平時看課本時，有時問題老是弄不懂，做完課程設計，那些問題就迎刃而解了。而且還可以記住很多東西。比如一些芯片的功能，平時看課本，這次看了，下次就忘了，通過動手實踐讓我們對各個元件映象深刻。認識來源于實踐，實踐是認識的動力和最終目的，實踐是檢驗真理的唯一標準。所以這個期末測試之后的課程設計對我們的作用是非常大的。經過兩個星期的實習，過程曲折可謂一語難盡。在此期間我們也失落過，也曾一度熱情高漲。從開始時滿富盛激情到最后汗水背后的復雜心情，點點滴滴無不令我回味無長。生活就是這樣，汗水預示著結果也見證著收獲。勞動是人類生存生活永恒不變的話題。通過實習，我才真正領略到“艱苦奮斗”這一詞的真正含義，我才意識到老一輩電子設計為我們的社會付出。我想說，設計確實有些辛苦，但苦中也有樂，在如今單一的理論學習中，很少有機會能有實踐的機會，但我們可以，而且設計也是一個團隊的任務，一起的工作可以讓我們有說有笑，相互幫助，配合默契，多少人間歡樂在這里灑下，大學里一年的相處還趕不上這十來天的合作，我感覺我和同學們之間的距離更加近了；我想說，確實很累，但當我們看到自己所做的成果時，心中也不免產生興奮； 正所謂“三百六十行，行行出狀元”。我們同樣可以為社會作出我們應該做的一切，這有什么不好？我們不斷的反問自己。也許有人不喜歡這類的工作，也許有人認為設計的工作有些枯燥，但我們認為無論干什么，只要人生活的有意義就可。社會需要我們，我們也可以為社會而工作。既然如此，那還有什么必要失落呢？于是我們決定沿著自己的路，執(zhí)著的走下去。同時我認為我們的工作是一個團隊的工作，團隊需要個人，個人也離不開團隊，必須發(fā)揚團結協(xié)作的精神。某個人的離群都可能導致導致整項工作的失敗。實習中只有一個人知道原理是遠遠不夠的，必須讓每個人都知道，否則一個人的錯誤，就有可能導致整個工作失敗。團結協(xié)作是我們實習成功的一項非常重要的保證。而這次實習也正好鍛煉我們這一點，這也是非常寶貴的。對我們而言，知識上的收獲重要，精神上的豐收更加可喜。挫折是一份財富，經歷是一份擁有。這次實習必將成為我人生旅途上一個非常美好的回憶。通過這次課程設計使我懂得了理論與實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論中得出結論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。在設計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設計的過程中發(fā)現了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。這次課程設計終于順利完成了，在設計中遇到了很多專業(yè)知識問題，最后在老師的辛勤指導下，終于游逆而解。同時，在老師的身上我們學也到很多實用的知識，在次我們表示感謝！同時，對給過我?guī)椭乃型瑢W和各位指導老師再次表示忠心的感謝！此次課程設計，學到了很多課內學不到的東西，比如獨立思考解決問題，出現差錯的隨機應變，和與人合作共同提高，都受益非淺，今后的制作應該更輕松，自己也都能扛的起并高質量的完成項目。在此，感謝于老師的細心指導，也同樣謝謝其他各組同學的無私幫助！4) 書寫格式見附帶說明。5) 附錄a.參考書目參考書目1 EDA技術與VHDL程序開發(fā)基礎教程雷伏容,李俊,尹霞 清華大學出版社 978-7-302-22416-7 2010 TP312VH/362 VHDL 電路設計技術王道憲賀名臣劉偉 國防工業(yè)出版社 7-118-03352-9 2004 TN702/623 VHDL 實用技術潘松,王國棟 7-81065 7-81065-290-7 2000 TP312VH/14 VHDL 語言100 例詳解北京理工大學ASIC研究所 7-900625 7-900625-02-X 1999 TP312VH/35 VHDL編程與仿真王毅平等 人民郵電出版社 7-115-08641-9 2000 73.9621/W38V6 VHDL程序設計教程邢建平曾繁泰 清華大學出版社 7-302-11652-0 2005 TP312VH/27/37 VHDL電路設計雷伏容 清華大學出版社 7-302-14226-2 2006 TN702/185b.源程序清單（帶注釋）八位全加器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY TWO ISPORT ( A,B:IN STD_LOGIC_VECTOR(0 TO 7); CIN:IN STD_LOGIC; SUM:OUT STD_LOGIC_VECTOR(0 TO 7); CO:OUT STD_LOGIC);END;ARCHITECTURE XIA OF TWO ISSIGNAL Y,AA,BB,CC:STD_LOGIC_VECTOR(8 DOWNTO 0);BEGIN AA<='0'&A; BB<='0'&B; CC<="00000000"&CIN; PROCESS(AA,BB,CC) BEGIN Y<=AA+BB+CC; END PROCESS;CO<=Y(8);SUM<=Y(7 DOWNTO 0);END十進制同步計數器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-*-實體ENTITY cnt10 is-Cn 計數脈沖-Rest 清零信號- En 允許計數信號-Dout3.0 十進制BCD碼- Cy 進位碼port(Cn,Rest,En :in std_logic;Dout : out std_logic_VECTOR ( 3 Downto 0 );Cy : out std_logic);end cnt10 ;-結構體architecture sun1 of cnt10 isbeginProcess (Cn,Rest,En)Variable Cqi : std_logic_VECTOR ( 3 Downto 0 );BeginIf Rest ='1' Then Cqi :=(Others =>'0');Cy<='0'Elsif Cn'Event and Cn='1' thenIf En='1' thenIf Cqi < "1001" thenCqi :=Cqi+1; Cy<='0' elsif cqi="1001"then Cy<='1' Cqi :=(others =>'0');end If;end If;end If;Dout<=Cqi;END Process;End sun1; l 考核方式指導老師負責驗收程序的運行結果，并結合學生的工作態(tài)度、實際動手能力、創(chuàng)新精神和設計報告等進行綜合考評，并按優(yōu)秀、良好、中等、及格和不及格五個等級給出每位同學的課程設計成績。具體考核標準包含以下幾個部分：1) 平時出勤 （占10%）2) 系統(tǒng)需求分析、功能設計、數據結構設計及程序總體結構合理與否（占10%）3) 程序能否完整、準確地運行，個人能否獨立、熟練地調試程序（占40%）4) 設計報告（占30%）5) 注意：不得抄襲他人的報告（或給他人抄襲），一旦發(fā)現，成績?yōu)榱惴帧?) 獨立完成情況（占10%）。l 課程設計驗收要求1) 運行所設計的系統(tǒng)。2) 回答有關問題。3) 提交課程設計報告紙質稿。4) 提交源程序或設計報告文檔電子稿。5) 依內容的創(chuàng)新程度，完善程序情況及對程序講解情況打分。二、進度安排上機時間：十六周周四 14:00-18:00 十七周周二 8:00-12:00、14:00-18:00十七周周四 8:00-12:00十七周周五 8:00-12:00十八周周二14:00-18:00（交報告）附帶說明：課程設計報告裝訂順序：封面、任務書、目錄、正文、評分、附件（程序清單）。 正文的格式:一級標題用3號黑體,二級標題用四號宋體加粗,正文用小四號宋體;行距為22。正文的內容:一、課題的主要功能；二、詳細設計；三、程序調試；四、總結；五、附件（所有程序的原代碼，要求對程序寫出必要的注釋）。正文總字數要求在5000字以上（不含程序原代碼）。計算機與通信學院課程設計評分表課題名稱：任務一 八位全加器的設計 任務二 十進制同步計數器的設計 項 目評 價設計方案的合理性與創(chuàng)造性設計與調試結果設計說明書的質量答辯陳述與回答問題情況課程設計周表現情況綜合成績 教師簽名： 日 期：