一、 選擇題：1、 以下關(guān)于信號(hào)和變量的描述中錯(cuò)誤的是( )A. 信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類似于連接線B. 信號(hào)的定義范圍是結(jié)構(gòu)體、進(jìn)程C. 除了沒(méi)有方向說(shuō)明以外，信號(hào)與實(shí)體的端口概念是一致的D. 在進(jìn)程中不能將變量列入敏感信號(hào)列表中2、 以下關(guān)于狀態(tài)機(jī)的描述中正確的是( )A. Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)B. 與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期C. Mealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)D. 以上都不對(duì)3、 下列標(biāo)識(shí)符中，( )是不合法的標(biāo)識(shí)符。A. PP0B. END C. Not_AckD. sig4、 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是( )。A. CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱B. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件C. 早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來(lái)D. 在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K 系列屬CPLD結(jié)構(gòu)5、 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，( )是錯(cuò)誤的。A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程B. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）6、 嵌套使用IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)( )。A. 帶優(yōu)先級(jí)且條件相與的邏輯電路 B. 條件相或的邏輯電路C. 三態(tài)控制電路 D. 雙向控制電路7、 在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是( )。A. if clkevent and clk = 1 then B. if falling_edge(clk) then C. if clkevent and clk = 0 then D. if clkstable and not clk = 1 then8、 下列那個(gè)流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程 A. 原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測(cè)試B. 原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測(cè)試C. 原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測(cè)試；D. 原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測(cè)試9、 在VHDL語(yǔ)言中，下列對(duì)進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，正確的是( )。A. PROCESS為一無(wú)限循環(huán)語(yǔ)句；敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)B. 敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號(hào)C. 進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成D. 當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程10、 下列語(yǔ)句中，不屬于并行語(yǔ)句的是( )A. 進(jìn)程語(yǔ)句 B. CASE語(yǔ)句C. 元件例化語(yǔ)句 D. WHENELSE語(yǔ)句11、 VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)( )A. IEEE庫(kù) B. VITAL庫(kù) C. STD庫(kù) D. WORK庫(kù)12、 VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述( )。A. 器件外部特性 B. 器件的綜合約束C. 器件外部特性與內(nèi)部功能 D. 器件的內(nèi)部功能13、 嵌套的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)( )。A. 條件相與的邏輯B. 條件相或的邏輯C. 條件相異或的邏輯D. 三態(tài)控制電路14、 在一個(gè)VHDL設(shè)計(jì)中，idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語(yǔ)句是錯(cuò)誤的。A. idata <= “00001111”;B. idata <= b”0000_1111”;C. idata <= X”AB”;D. idata <= B”21”;15、 在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是( )。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD. if clkstable and not clk = 1 then16、 請(qǐng)指出Altera Cyclone系列中的EP1C6Q240C8這個(gè)器件是屬于( )A. ROM B. CPLD C. FPGA D. GAL17、 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，( )是錯(cuò)誤的。A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；B. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。18、 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是( )。A. FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B. FPGA是全稱為復(fù)雜可編程邏輯器件；C. 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D. 在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。19、 進(jìn)程中的變量賦值語(yǔ)句，其變量更新是( )。A. 立即完成；B. 按順序完成；C. 在進(jìn)程的最后完成；D. 都不對(duì)。20、 VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述( )。A. 器件外部特性；B. 器件的綜合約束；C. 器件外部特性與內(nèi)部功能；D. 器件的內(nèi)部功能。21、 不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)( )。A. 時(shí)序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路22、 下列標(biāo)識(shí)符中，( )是不合法的標(biāo)識(shí)符。A. State0B. 9moonC. Not_Ack_0D. signall23、 關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：( )。A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E124、 在VHDL中，用語(yǔ)句( )表示檢測(cè)clock的下升沿A. clockEVENT B. clockEVENT AND clock1C. clock1 D. clockEVENT AND clock025、 在VHDL中，語(yǔ)句“FOR n IN 0 TO 7 LOOP”定義循環(huán)次數(shù)為( )次A. 1 B. 7 C. 16 D. 826、 在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由( )表達(dá)式構(gòu)成。A. BOOLEAN B. STD_LOGIC C. BIT D. 任意27、 在VHDL中，為目標(biāo)信號(hào)的賦值符號(hào)是( )。A. <= B. = C. := D. =:28、 在VHDL的端口聲明語(yǔ)句中，用( )聲明端口為輸出方向。A. IN B. OUTC. INOUTD. BUFFER29、 在VHDL的端口聲明語(yǔ)句中，用( )聲明端口為輸入方向。A. IN B. OUTC. INOUTD. BUFFER30、 在VHDL中，( )的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時(shí)的行為。A. 數(shù)據(jù) B. 變量 C. 信號(hào) D. 常量31、 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位數(shù)據(jù)STD_LOGIC有( )種邏輯值。A. 3 B. 8 C. 2 D. 932、 在VHDL的FOR_LOOP語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP語(yǔ)句的局部變量，( )事先聲明。A. 必須 B. 不必 C. 其類型要 D. 其屬性要33、 在VHDL的并行語(yǔ)句之間，可以用( )來(lái)傳送往來(lái)消息。A. 變量 B. 變量和信號(hào) C. 信號(hào) D. 常量34、 在VHDL中用( )來(lái)把特定的結(jié)構(gòu)體關(guān)聯(lián)一個(gè)確定的實(shí)體，為一個(gè)大型系統(tǒng)的設(shè)計(jì)提供管理和進(jìn)行工程組織。A. 輸入B. 輸出C. 綜合D. 配置35、 在VHDL中，45_234_278屬于( )文字。A. 整數(shù)B. 以數(shù)制基數(shù)表示的C. 實(shí)數(shù)D. 物理量36、 在VHDL中，88_670.551_278屬于( )文字。A. 整數(shù)B. 以數(shù)制基數(shù)表示的C. 實(shí)數(shù)D. 物理量37、 在VHDL中，16#FE# 屬于( )文字。A. 整數(shù)B. 以數(shù)制基數(shù)表示的C. 實(shí)數(shù)D. 物理量38、 在VHDL中，100 m 屬于( )文字。A. 整數(shù)B. 以數(shù)制基數(shù)表示的C. 實(shí)數(shù)D. 物理量39、 在下列標(biāo)識(shí)符中，( )是VHDL合法的標(biāo)識(shí)符。A. 4h_addeB. h_addeC. h_adderD. _h_adde40、 在下列標(biāo)識(shí)符中，( )是VHDL錯(cuò)誤的標(biāo)識(shí)符。A. 4h_adde B. h_adde4C. h_adder_4D. h_adde41、 在VHDL中，( )不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。A. 信號(hào)B. 常量C. 數(shù)據(jù)D. 變量42、 在VHDL中，( )的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時(shí)的行為。A. 信號(hào)B. 常量C. 數(shù)據(jù)D. 變量43、 在VHDL中，( )的數(shù)據(jù)傳輸是不是立即發(fā)生的，目標(biāo)信號(hào)的賦值需要一定的延時(shí)時(shí)間。A. 信號(hào)B. 常量C. 數(shù)據(jù)D. 變量44、 在VHDL中，定義信號(hào)名時(shí)，可以用( )符號(hào)為信號(hào)賦初值。A. <= B. = C. := D. =:45、 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型中的數(shù)據(jù)是用( )表示的。A. 小寫字母B. 大寫字母C. 大或小寫字母D. 全部是數(shù)字二、 填空題1、 下列是EDA技術(shù)應(yīng)用時(shí)涉及的步驟：A. 原理圖/HDL文本輸入; B. 適配; C. 時(shí)序仿真; D. 編程下載; E. 硬件測(cè)試; F. 綜合請(qǐng)選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程： A _F_ _B_ _C_ D _E_2、 下列優(yōu)化方法中那兩種是速度優(yōu)化方法：_B_、_D_A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化3、 傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法采用 自底向上 設(shè)計(jì)方法，硬件描述語(yǔ)言設(shè)計(jì)方法采用 自頂向下 設(shè)計(jì)方法4、 VHDL的主要五部分構(gòu)件是: 庫(kù) 、 包 、 實(shí)體 、 結(jié)構(gòu)體 以及 配置。5、 構(gòu)造體描述方式分為： 行為描述 、 寄存器傳輸（RTL）描述方法或稱數(shù)據(jù)流 和 結(jié)構(gòu)描述 。6、 數(shù)據(jù)對(duì)象（DATA OBJECTS）主要包括 信號(hào)（SIGNAL）、變量（VARIABLE）和 常量（CONSTANT），它們是用來(lái)存放各種類型數(shù)據(jù)的容器。7、 在VHDL中最常用的庫(kù)是 IEEE 標(biāo)準(zhǔn)庫(kù)，最常用的程序包是STD_LOGIC_1164程序包。8、 VHDL的實(shí)體由 實(shí)體聲明 部分和 結(jié)構(gòu)體 組成。9、 VHDL中四類操作符分別是邏輯操作符(Logical Operator)、關(guān)系操作符(Relational Operator)、算術(shù)操作符(Arithmetic Operator)和符號(hào)操作符(Sign Operator)。10、 VHDL的7種基本邏輯操作符，它們是 與(AND)、或(OR)、與非（NAND）、或非（NOR）、異或（XOR）、異或非（XNOR）和非（NOT）。11、 實(shí)體 和 結(jié)構(gòu)體 是設(shè)計(jì)實(shí)體的基本組成部分，它們可以構(gòu)成最基本的VHDL程序。12、 在VHDL的端口聲明語(yǔ)句中，端口方向包括 IN(輸入) 、 OUT（輸出 ） 、 INOUT（ 雙向）和 BUFFER(緩沖） 。13、 VHDL的標(biāo)識(shí)符名必須以 字母開(kāi)頭 ，后跟若干字母、數(shù)字或單個(gè)下劃線構(gòu)成，但最后不能為 下劃線 。14、 為信號(hào)賦初值的符號(hào)是 := ；程序中，為變量賦值的符號(hào)是 := ，為信號(hào)賦值的符號(hào)是 <= 15、 VHDL的數(shù)據(jù)類型包括 標(biāo)量類型 、 復(fù)合類型 、 存儲(chǔ)類型 和 文件類型 。16、 在VHDL中，標(biāo)準(zhǔn)邏輯位數(shù)據(jù)有 九 種邏輯值。17、 VHDL的操作符包括 邏輯 、 算術(shù) 、 關(guān)系 和 并置 四類。18、 一個(gè)完整的VHDL語(yǔ)言程序通常包含 庫(kù)（library） 、包集合（package）、 實(shí)體（entity） 、 構(gòu)造體（architecture）和 配置 各部分。19、 在一個(gè)實(shí)體的端口方向說(shuō)明時(shí)，輸入使用 in 表示，那么構(gòu)造體內(nèi)部不能再使用的輸出是用 out 表示；雙向端口是用 inout 表示；構(gòu)造體內(nèi)部可再次使用的輸出是用 buffer 表示；20、 定義一個(gè)信號(hào)a，數(shù)據(jù)類型為4位標(biāo)準(zhǔn)邏輯向量 signal a : std_logic_vector(3 downto 0) 定義一個(gè)變量b，數(shù)據(jù)類型為2位位向量 variable b : bit_vector(1 downto 0) 。21、 <=是 小于等于 關(guān)系運(yùn)算符，又是 賦值運(yùn)算 操作符。22、 VHDL語(yǔ)言中std_logic類型取值 Z 表示高阻，取值 X 表示不確定。23、 整型對(duì)象的范圍約束通常用 range 關(guān)鍵詞，位矢量用 downto/to 關(guān)鍵詞。24、 位類型的初始化采用 字符 、位矢量用 字符串 。25、 進(jìn)程必須位于 結(jié)構(gòu)體 內(nèi)部，變量必須定義于 進(jìn)程/包/子程序 內(nèi)部。26、 并置運(yùn)算符 & 的功能是 把多個(gè)位或位向量合并為一個(gè)位向量 。27、 進(jìn)程執(zhí)行的機(jī)制是敏感信號(hào) 發(fā)生跳變 。28、 判斷CLK信號(hào)上升沿到達(dá)的語(yǔ)句是 if clkevent and clk = 1 then .29、 任何時(shí)序電路都以 時(shí)鐘 為驅(qū)動(dòng)信號(hào)，時(shí)序電路只是在 時(shí)鐘信號(hào)的邊沿 到來(lái)時(shí)，其狀態(tài)才發(fā)生改變。30、 Moore 狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與 輸入信號(hào) 無(wú)關(guān)。31、 賦值語(yǔ)句是（并行/串行） 并行 執(zhí)行的，if語(yǔ)句是（并行/串行） 串行 執(zhí)行的。三、 判斷題1、 判斷下列VHDL標(biāo)識(shí)符是否合法，如有錯(cuò)指出原因A. 16#0FA# ( )B. 10#12F# ( )C. 8#789# ( )D. 74HC245 ( )E. D100% ( )F. SIG-1N ( )G. NOT_#M ( )H. DATA_BUS_ ( )I. RETURN ( )J. STATE0 ( )2、 傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法是采用自上而下（top down）的設(shè)計(jì)方法，利用硬件描述語(yǔ)言（HDL）的硬件電路設(shè)計(jì)方法采用自下而上（bottom up）的設(shè)計(jì)方法。（）傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法是采用自下而上（bottom up）的設(shè)計(jì)方法，利用硬件描述語(yǔ)言（HDL）的硬件電路設(shè)計(jì)方法采用自上而下（top down）的設(shè)計(jì)方法3、 VHDL可以采用層次化的設(shè)計(jì)，一個(gè)高層的結(jié)構(gòu)體中可以調(diào)用低層的實(shí)體 （ ）4、 一個(gè)VHAL程序中僅能使用一個(gè)進(jìn)程（process）語(yǔ)句。 （）可以使用多個(gè)進(jìn)程語(yǔ)句。5、 VHDL語(yǔ)言的預(yù)算操作包括了邏輯運(yùn)算符、關(guān)系運(yùn)算符、乘法運(yùn)算符等，它們?nèi)叩膬?yōu)先級(jí)是相同的。 （ ） 邏輯運(yùn)算符<關(guān)系運(yùn)算符<乘法運(yùn)算6、 進(jìn)程語(yǔ)句中，不管在何時(shí)，process語(yǔ)句后面必須列出敏感信號(hào) （）包含wait語(yǔ)句的進(jìn)程語(yǔ)句可不列出敏感信號(hào)。7、 在結(jié)構(gòu)體中定義一個(gè)全局變量（VARIABLES），可以在所有進(jìn)程中使用。 （）“變量（VARIABLES）”改為“信號(hào)”。四、 EDA名詞解釋1、 ASIC：專用集成電路(Application Specific Integrated Circuits)2、 EDA：電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation)3、 PROM：可編程只讀存儲(chǔ)器(Programmable Read Memory)4、 IP：知識(shí)產(chǎn)權(quán)核（）5、 SOC： 片上系統(tǒng)（System On Chip）6、 VHDL：超高速集成電路硬件描述語(yǔ)言（VHSIC Hardware Description Language）。7、 RTL： 寄存器傳輸級(jí)(Register Transport Level)8、 SOPC：可編程片上系統(tǒng)（System On Programmable Chip）9、 PLD：可編程邏輯器件(Programmable Logic Array)10、 GAL：通用陣列邏輯（Geniric Array Logic）11、 FPGA：現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array )12、 CPLD：復(fù)雜可編程邏輯器件(Complex Programmable Logic Device)五、 簡(jiǎn)答題1、 簡(jiǎn)述VHDL程序的基本結(jié)構(gòu)。庫(kù)、程序包、實(shí)體、結(jié)構(gòu)體、配置2、 子程序分為那兩類，其結(jié)構(gòu)為什么。子程序有兩種類型，即過(guò)程(PROCEDURE)和函數(shù)(FUNCTION)。FUNCTION 函數(shù)名（參數(shù)表） RETURN 數(shù)據(jù)類型 -函數(shù)首FUNCTION 函數(shù)名（參數(shù)表）RETURN 數(shù)據(jù)類型 IS - 函數(shù)體說(shuō)明部分 BEGIN 順序語(yǔ)句 ;END FUNCTION 函數(shù)名;PROCEDURE 過(guò)程名(參數(shù)表) - 過(guò)程首PROCEDURE 過(guò)程名(參數(shù)表) IS - 過(guò)程體說(shuō)明部分BIGIN 順序語(yǔ)句;END PROCEDURE 過(guò)程名;3、 信號(hào)與變量的賦值有何區(qū)別？。信號(hào)延時(shí)賦值，變量立即賦值；信號(hào)的代入使用<=，變量的代入使用:=；信號(hào)在實(shí)際的硬件當(dāng)中有對(duì)應(yīng)的連線，變量沒(méi)有4、 可編程器件分為哪些類？答：一類是集成度較低的，早期出現(xiàn)的PROM、PLD、PAL、GAL，可用的邏輯門數(shù)大約在500門以下，稱為簡(jiǎn)單PLD。另一類是芯片集成度較高的，如現(xiàn)在大量使用的CPLD和FPGA器件，稱為復(fù)雜PLD。5、 CASE語(yǔ)句使用當(dāng)中的注意事項(xiàng)。(1)條件句中的選擇值必在表達(dá)式的取值范圍內(nèi)。(2)除非所有條件句中的選擇值能完整覆蓋CASE語(yǔ)句中表達(dá)式的取值，否則最末一個(gè)條件句中的選擇必須用"OTHERS”表示，它代表己給的所有條件句中未能列出的其它可能的取值。關(guān)鍵詞OTHERS只能出現(xiàn)一次，目只能作為最后一種條件取值。使用OTHERS的目的是為了使條件句中的所有選擇值能涵蓋表達(dá)式的所有取值，以免綜合器會(huì)插入不必要的鎖存器。這一點(diǎn)對(duì)于定義為STD_ LOGIC和STD_ LOGIC_VECTOR數(shù)據(jù)類型的值尤為重要，因?yàn)檫@些數(shù)據(jù)對(duì)象的取值除了1和0以外，還可能有其它的取值，如高阻態(tài)Z、不定態(tài)X等。(3) CASE語(yǔ)句中每一條件句的選擇值只能出現(xiàn)一次，不能有相同選擇值的條件語(yǔ)句出現(xiàn)。 (4) CASE語(yǔ)句執(zhí)行中必須選中，目只能選中所列條件語(yǔ)句中的一條。這表明CASE語(yǔ)句中至少要包含一個(gè)條件語(yǔ)句。6、 賦值語(yǔ)句分哪些類，分別寫出一句賦值語(yǔ)句。信號(hào)賦值語(yǔ)句，S<=變量賦值語(yǔ)句，V7、 數(shù)據(jù)對(duì)象有哪些種，分別寫出定義這些數(shù)據(jù)對(duì)象的一般表述格式。Constant（常量）在程序中不可以被賦值Variable（變量）在程序中可以被賦值(用“:=”)，賦值后立即變化為新值。Signal（信號(hào)）在程序中可以被賦值(用“<=”)，但不立即更新，當(dāng)進(jìn)程掛起后，才開(kāi)始更新。8、 簡(jiǎn)述進(jìn)程語(yǔ)句的使用要點(diǎn)？進(jìn)程名:process（觸發(fā)信號(hào)列表）定義語(yǔ)句；begin串行處理語(yǔ)句sequential statement；end processPROCESS.END PROCESS9、 寫出VHDL常用的順序語(yǔ)句的名稱。賦值語(yǔ)句流程控制語(yǔ)句等待語(yǔ)句子程序調(diào)用語(yǔ)句返回語(yǔ)句空操作語(yǔ)句10、 VHDL語(yǔ)言中的邏輯操作符有那些？邏輯運(yùn)算符AND、OR、NAND、NOR、XOR、XNOR及NOT11、 使用原理圖輸入設(shè)計(jì)功能的優(yōu)勢(shì)何優(yōu)點(diǎn)？與傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)相比，Quartus提供原理圖設(shè)計(jì)功能具有不可比擬的優(yōu)勢(shì)和先進(jìn)性：設(shè)計(jì)者不必具備許多諸如編程技術(shù)、硬件描述語(yǔ)言等知識(shí)就能迅速設(shè)計(jì)入門，完成大規(guī)模的電路系統(tǒng)設(shè)計(jì)能進(jìn)行任意層次的數(shù)字系統(tǒng)設(shè)計(jì)（傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)只能完成單一層次的設(shè)計(jì)）；能對(duì)系統(tǒng)中的任一層次，或任一元件的功能進(jìn)行精確的時(shí)序仿真通過(guò)時(shí)序仿真，能迅速定位電路系統(tǒng)的錯(cuò)誤所在，并隨時(shí)糾正。能對(duì)設(shè)計(jì)方案進(jìn)行隨時(shí)更改，并儲(chǔ)存設(shè)計(jì)工程中所有電路和測(cè)試文件入檔；通過(guò)編譯和下載，能在FPGA或CPLD上對(duì)設(shè)計(jì)項(xiàng)目隨時(shí)進(jìn)行硬件測(cè)試驗(yàn)證；如果使用FPGA和配置編程方式，將不會(huì)有損壞和損耗的問(wèn)題符合現(xiàn)代電子設(shè)計(jì)技術(shù)規(guī)范。12、 VHDL的操作符有那幾大類？每一類的操作符分別是什么？每一類操作符可以對(duì)那些數(shù)據(jù)進(jìn)行操作（運(yùn)算）？在VHDL中有四類操作符即邏輯操作符(Logical Operator)、關(guān)系操作符(Relational Operator)、算術(shù)操作符(Arithmetic Operator)和符號(hào)操作符(Sign Operator)。前三類操作符是完成邏輯和算術(shù)運(yùn)算的最基本的操作符單元。13、 標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型常用的數(shù)值有哪幾種？U-Uninitialized未初始化的X-Forcing Unknown強(qiáng)未知的0-Forcing 0強(qiáng)01-Forcing 1強(qiáng)1Z-High Impedance 高阻態(tài)W-Weak Unknown弱未知的L-Weak 0 弱0H-Weak 1弱1-Dont care忽略 14、 在VHDL語(yǔ)言中常見(jiàn)的數(shù)據(jù)類型有那些？VHDL中的數(shù)據(jù)類型可以分成四大類。標(biāo)量型(Scalar Type)復(fù)合類型(Composite Type)存取類型(Access Type)文件類型(Files Type)15、 實(shí)體部分的端口模式有四個(gè)類型。IN模式:IN定義的通道確定為輸入端口，并規(guī)定為單向只讀模式，可以通過(guò)此端口將變量(Variable)信息或信號(hào)(Signal)信息讀入設(shè)計(jì)實(shí)體中。OUT模式:OUT定義的通道確定為輸出端口，并規(guī)定為單向輸出模式，可以通過(guò)此端口將信號(hào)輸出設(shè)計(jì)實(shí)體，或者說(shuō)可以將設(shè)計(jì)實(shí)體中的信號(hào)向此端口賦值。INOUT模式:INOUT定義的通道確定為輸入輸出雙向端口，即從端口的內(nèi)部看，可以對(duì)此端口進(jìn)行賦值，也可以通過(guò)此端口讀入外部的數(shù)據(jù)信息;而從端口的外部看，信號(hào)既可以從此端口流出，也可以向此端口輸入信號(hào)。INOUT模式包含了IN,OUT和BUFFER二種模式，因此可替代其中任何一種模式，但為了明確程序中各端口的實(shí)際任務(wù)，一般不作這種替代。BUFFER模式:BUFFER定義的通道確定為具有數(shù)據(jù)讀入功能的輸出端口，它與雙向端口的區(qū)別在于只能接受一個(gè)驅(qū)動(dòng)源。16、 VHDL語(yǔ)句中順序描述語(yǔ)句有哪幾種？賦值語(yǔ)句流程控制語(yǔ)句等待語(yǔ)句子程序調(diào)用語(yǔ)句返回語(yǔ)句空操作語(yǔ)句17、 用WAIT語(yǔ)句設(shè)置4種不同的條件分別是什么？對(duì)于不同的結(jié)束掛起條件的設(shè)置，WAIT語(yǔ)句有以下四種不同的語(yǔ)句格式。WAIT； - 第一種語(yǔ)句格式WAIT ON 信號(hào)表； - 第二種語(yǔ)句格式WAIT UNTIL 條件表達(dá)式； - 第三種語(yǔ)句格式WAIT FOR 時(shí)間表達(dá)式； - 第四種語(yǔ)句格式， 超時(shí)等待語(yǔ)句18、 常用的if語(yǔ)句有哪幾種？寫出其書寫格式。A. 門閂IF條件句Then -第一種IF語(yǔ)句結(jié)構(gòu)順序語(yǔ)句END IFB. 二選一IF條件句Then -第二種IF語(yǔ)句結(jié)構(gòu)順序語(yǔ)句ELSE順序語(yǔ)句END IFC. 多選擇IF條件句Then -第三種IF語(yǔ)句結(jié)構(gòu)順序語(yǔ)句ELSIF條件句Then順序語(yǔ)句.ELSE順序語(yǔ)句END IFD. IF的嵌套IF條件句ThenIF條件句Then.END IFEND IF19、 如何描述時(shí)鐘上升沿和下降沿？時(shí)鐘脈沖的上升沿的條件可以寫為:IF clock_signal=current_value AND clock_signalLAST_VALUE AND clock_signalEVENT也可以簡(jiǎn)寫為:IF clock_signal= clock_signalEVENT AND current_value 時(shí)鐘脈沖的下降沿的條件可以寫為:IF clock_signal=current_value AND clock_signalLAST_VALUE AND clock_signalEVENT六、 回答題1、 指出信號(hào)和變量有哪些區(qū)別？簡(jiǎn)單的說(shuō),信號(hào)是全局的,用于結(jié)構(gòu)體中并行語(yǔ)句間數(shù)據(jù)流的傳遞;變量則是局部的,他主要用于單個(gè)進(jìn)程中中間變量的存儲(chǔ).主要用于對(duì)暫時(shí)數(shù)據(jù)進(jìn)行局部存儲(chǔ)。臨時(shí)數(shù)據(jù)，沒(méi)有物理意義只能在Process和Function中定義，并只在其內(nèi)部有效要使其全局有效，先轉(zhuǎn)換為Signal。用 := 進(jìn)行賦值 variable result : std_logic := 0;變量說(shuō)明的格式:VARIABLE 變量名:數(shù)據(jù)類型 約束條件:=表達(dá)式；例:VARIABLE X，Y:INTEGER； VARIABLE C:INTEGER RANGE 0 TO 255:=10；(表示變量C的數(shù)據(jù)類型是整型，變量范圍從0到255，初始值為10。)變量只能在進(jìn)程語(yǔ)句、函數(shù)語(yǔ)句和過(guò)程語(yǔ)句結(jié)構(gòu)中使用，它是一個(gè)局部量。在仿真過(guò)程中，它不像信號(hào)那樣，到了規(guī)定的仿真時(shí)間才進(jìn)行賦值，變量是立即生效的。信號(hào)是抽象的電子電路內(nèi)部硬件連接。它除了沒(méi)有數(shù)據(jù)流動(dòng)方向說(shuō)明以外，其它性質(zhì)幾乎和前面所述的端口概念一致。信號(hào)通常在構(gòu)造體、包集合和實(shí)體內(nèi)說(shuō)明。信號(hào)說(shuō)明的格式:SIGNAL 信號(hào)名；數(shù)據(jù)類型 約束條件:=表達(dá)式；例:SIGNAL a,b,c:STD_LOGIC; SIGNAL COUNT_2:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL S_CLK:BIT:=0;信號(hào)（Signals）代表連線，Port也是一種信號(hào)。沒(méi)有方向性，可給它賦值，也可當(dāng)作輸入在Entity中和Architecture中定義設(shè)定的初始值在綜合時(shí)沒(méi)有用，只是在仿真時(shí)在開(kāi)始設(shè)定一個(gè)起始值。用<=進(jìn)行賦值。信號(hào)和變量值的代入不僅形式不同，而且其操作過(guò)程也不同。在變量的賦值語(yǔ)句中，該語(yǔ)句一旦被執(zhí)行，其值立即被賦予變量。在執(zhí)行下一條語(yǔ)句時(shí)，該變量的值就為上一句新賦的值。變量賦值符為“:=”。信號(hào)代入語(yǔ)句采用“<=”代入符，該語(yǔ)句即使被執(zhí)行也不會(huì)使信號(hào)立即發(fā)生代入。下一條語(yǔ)句執(zhí)行時(shí)，仍使用原來(lái)的信號(hào)值。由于信號(hào)代入語(yǔ)句是同時(shí)進(jìn)行處理的，因此，實(shí)際代入過(guò)程和代入語(yǔ)句的處理是分開(kāi)進(jìn)行的。2、 信號(hào)賦值語(yǔ)句在什么情況下作為并行語(yǔ)句？在什么情況下作順序語(yǔ)句？信號(hào)賦值和變量賦值符號(hào)分別是什么？?jī)煞N賦值符號(hào)有什么區(qū)別？信號(hào)賦值語(yǔ)句在進(jìn)程外作并行語(yǔ)句，并發(fā)執(zhí)行，與語(yǔ)句所處的位置無(wú)關(guān)。信號(hào)賦值語(yǔ)句在進(jìn)程內(nèi)或子程序內(nèi)做順序語(yǔ)句，按順序執(zhí)行，與語(yǔ)句所處的位置有關(guān)。信號(hào)賦值符號(hào)為“<=”變量賦值用“:=”。信號(hào)賦值符號(hào)用于信號(hào)賦值動(dòng)作，不立即生效。變量，賦值符號(hào)用于變量賦值動(dòng)作，立即生效。3、 進(jìn)程的敏感信號(hào)表指的是什么？簡(jiǎn)述敏感信號(hào)表在進(jìn)程中的作用？ 進(jìn)程的“敏感信號(hào)表”也稱敏感表，是進(jìn)程的激活條件，可由一個(gè)或多個(gè)信號(hào)組成，各信號(hào)間以“，”號(hào)分隔。當(dāng)敏感信號(hào)表中的任一個(gè)信號(hào)有事件發(fā)生，即發(fā)生任意變化，此時(shí)，進(jìn)程被激活，進(jìn)程中的語(yǔ)句將從上到下逐句執(zhí)行一遍，當(dāng)最后一條語(yǔ)句執(zhí)行完畢之后，進(jìn)程即進(jìn)入等待掛起狀態(tài)，直到下一次敏感表中的信號(hào)有事件發(fā)生，進(jìn)程再次被激活，如此循環(huán)往復(fù)。4、 什么是庫(kù)、程序包、子程序、過(guò)程調(diào)用和函數(shù)調(diào)用？庫(kù)和程序包用來(lái)描述和保存元件、類型說(shuō)明和子程序等，以便在其它設(shè)計(jì)中通過(guò)其目錄可查詢、調(diào)用。子程序由過(guò)程和函數(shù)組成。在子程序調(diào)用過(guò)程中，過(guò)程能返回多個(gè)變量，函數(shù)只能返回一個(gè)變量。若子程序調(diào)用的是一個(gè)過(guò)程，就稱為過(guò)程調(diào)用，若子程序調(diào)用的是一個(gè)函數(shù)，則稱為函數(shù)調(diào)用。過(guò)程調(diào)用、函數(shù)調(diào)用都是子程序調(diào)用。5、 簡(jiǎn)述WHEN_ELSE條件信號(hào)賦值語(yǔ)句和IF_ELSE順序語(yǔ)句的異同。答：WHEN_ELSE條件信號(hào)賦值語(yǔ)句中無(wú)標(biāo)點(diǎn)，只有最后有分號(hào)；必須成對(duì)出現(xiàn)；是并行語(yǔ)句，必須放在結(jié)構(gòu)體中。IF_ELSE順序語(yǔ)句中有分號(hào)；是順序語(yǔ)句，必須放在進(jìn)程中。6、 簡(jiǎn)述實(shí)體端口的模式A. 輸入（Input）：clk、reset、en、addr等B. 輸出（Output）：輸出信號(hào)，不能內(nèi)部引用C. 雙向（Inout）：可代替所有其他模式，用于設(shè)計(jì)雙向總線D. 緩沖（Buffer）：與Output類似，但允許該管腳名作為一些邏輯的輸入信號(hào) 7、 進(jìn)程語(yǔ)句是設(shè)計(jì)人員描述結(jié)構(gòu)體時(shí)使用最為頻繁的語(yǔ)句，簡(jiǎn)述其特點(diǎn)。A. 它可以與其它進(jìn)程并發(fā)執(zhí)行，并可存取結(jié)構(gòu)體或?qū)嶓w中所定義的信號(hào)；B. 進(jìn)程結(jié)構(gòu)中的所有語(yǔ)句都是按順序執(zhí)行的；C. 為了啟動(dòng)進(jìn)程，在進(jìn)程結(jié)構(gòu)中必須包含一個(gè)顯式的敏感信號(hào)量表或者包含一個(gè)wait語(yǔ)句；D. 進(jìn)程之間的通信是通過(guò)信號(hào)量的傳遞來(lái)實(shí)現(xiàn)的。8、 EDA 技術(shù)與 ASIC 設(shè)計(jì)和 FPGA 開(kāi)發(fā)有什么關(guān)系? 答： 利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集成電路 ASIC 的設(shè)計(jì)和實(shí)現(xiàn)； FPGA 和 CPLD 是實(shí)現(xiàn)這一途徑的主流器件。FPGA 和 CPLD 通常也被稱為可編程專用 IC，或可編程 ASIC。FPGA 和 CPLD 的應(yīng)用是 EDA 技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片上系統(tǒng)）和 ASIC 設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。9、 與軟件描述語(yǔ)言相比，VHDL 有什么特點(diǎn)? 答：編譯器將軟件程序翻譯成基于某種特定 CPU 的機(jī)器代碼，這種代碼僅限于這種 CPU 而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變 CPU 的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。 綜合器將 VHDL程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足 VHDL 設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將 VHDL(硬件描述語(yǔ)言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過(guò)程中， 具有明顯的能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯” ，而是根據(jù)設(shè)計(jì)庫(kù)、工藝庫(kù)以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。10、 什么是綜合?有哪些類型?綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? A. 什么是綜合? 答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過(guò)程。B. 有哪些類型? 答：(1)從自然語(yǔ)言轉(zhuǎn)換到 VHDL 語(yǔ)言算法表示，即自然語(yǔ)言綜合。(2) 從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTransport Level，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從 RTL 級(jí)表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示， 即邏輯綜合。 (4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC 設(shè)計(jì))， 或轉(zhuǎn)換到 FPGA 的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。C. 綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? 答：是核心地位（見(jiàn)圖 1-3） 。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受 VHDL 程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的 工藝庫(kù)信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫(kù)和約束條件信息，將 VHDL 程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。11、 在 EDA 技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么? 答：在 EDA 技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過(guò)程。12、 IP 在 EDA 技術(shù)的應(yīng)用和發(fā)展中的意義是什么? 答：IP 核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供了可靠的保證。13、 敘述 EDA 的 FPGA/CPLD 設(shè)計(jì)流程。答： 1.設(shè)計(jì)輸入(原理圖/HDL 文本編輯)； 2.綜合； 3.適配； 4.時(shí)序仿真與功能仿真； 5.編程下載； 6.硬件測(cè)試。14、 IP 是什么?IP 與 EDA 技術(shù)的關(guān)系是什么? A. IP 是什么? 答：IP 是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊，用于 ASIC 或 FPGA/CPLD 中的預(yù)先設(shè)計(jì)好的電路功能模塊。B. IP 與 EDA 技術(shù)的關(guān)系是什么? 答：IP 在 EDA 技術(shù)開(kāi)發(fā)中具有十分重要的地位；與 EDA 技術(shù)的關(guān)系分有軟 IP 、固 IP 、硬 IP ：軟 IP 是用 VHDL 等硬件描述語(yǔ)言描述的功能塊，并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；軟 IP通常是以硬件描述語(yǔ)言 HDL 源文件的形式出現(xiàn)。固 IP 是完成了綜合的功能塊，具有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。硬 IP 提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。15、 敘述 ASIC 的設(shè)計(jì)方法。答：ASIC 設(shè)計(jì)方法,按版圖結(jié)構(gòu)及制造方法分有半定制(Semi-custom)和全定制(Full-custom)兩種實(shí)現(xiàn)方法。全定制方法是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法。半定制法是一種約束性設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。16、 FPGA/CPLD 在 ASIC 設(shè)計(jì)中有什么用途? 答： FPGA/CPLD 在 ASIC 設(shè)計(jì)中， 屬于可編程 ASIC 的邏輯器件； 使設(shè)計(jì)效率大為提高， 上市的時(shí)間大為縮短。17、 簡(jiǎn)述在基于 FPGA/CPLD 的 EDA 設(shè)計(jì)流程中所涉及的 EDA 工具，及其在整個(gè)流程中的作用。答：基于 FPGA/CPLD 的 EDA 設(shè)計(jì)流程中所涉及的 EDA 工具有：設(shè)計(jì)輸入編輯器（作用：接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及 HDL 的文本輸入方式。 ） ；HDL 綜合器（作用：HDL 綜合器根據(jù)工藝庫(kù)和約束條件信息，將設(shè)計(jì)輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡(jiǎn)優(yōu)化算法以及計(jì)算機(jī)軟件等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理） ；仿真器（作用：行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證及門級(jí)系統(tǒng)的測(cè)試）；適配器（作用：完成目標(biāo)系統(tǒng)在器件上的布局和布線）；下載器（作用：把設(shè)計(jì)結(jié)果信息下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)）。18、 OLMC（輸出邏輯宏單元）有何功能?說(shuō)明 GAL 是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 OLMC 有何功能? 答：OLMC 單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、 組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。說(shuō)明 GAL 是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的? 答：GAL（通用陣列邏輯器件）是通過(guò)對(duì)其中的 OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡(jiǎn)單模式） ，實(shí)現(xiàn)組合電路與時(shí)序電路設(shè)計(jì)的。19、 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)? 答：GAL、CPLD 之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的 PAL（可編程陣列邏輯）器件構(gòu)成。20、 什么是基于查找表的可編程邏輯結(jié)構(gòu)? 答：FPGA（現(xiàn)場(chǎng)可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。21、 FPGA 系列器件中的 LAB 有何作用? 答：FPGA（Cyclone/Cyclone II）系列器件主要由邏輯陣列塊 LAB、嵌入式存儲(chǔ)器塊（EAB） 、I/O 單元、嵌入式硬件乘法器和 PLL 等模塊構(gòu)成；其中 LAB（邏輯陣列塊）由一系列相鄰的 LE （邏輯單元）構(gòu)成的；FPGA 可編程資源主要來(lái)自邏輯陣列塊 LAB。22、 與傳統(tǒng)的測(cè)試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)? 答：使用 BST（邊界掃描測(cè)試）規(guī)范測(cè)試，不必使用物理探針，可在器件正常工作時(shí)在系統(tǒng)捕獲測(cè)量的功能數(shù)據(jù)。克服傳統(tǒng)的外探針測(cè)試法和“針床”夾具測(cè)試法來(lái)無(wú)法對(duì) IC 內(nèi)部節(jié)點(diǎn)無(wú)法測(cè)試的難題。23、 解釋編程與配置這兩個(gè)概念。答：編程：基于電可擦除存儲(chǔ)單元的 EEPROM 或 Flash 技術(shù)。CPLD 一股使用此技術(shù)進(jìn)行編程。CPLD 被編程后改變了電可擦除存儲(chǔ)單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì)因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于 SRAM 查找表的編程單元。編程信息是保存在 SRAM 中的，SRAM 在掉電后編程信息立即丟失， 在下次上電后， 還需要重新載入編程信息。 大部分 FPGA 采用該種編程工藝。 該類器件的編程一般稱為配置。 對(duì)于 SRAM型 FPGA 來(lái)說(shuō)，配置次數(shù)無(wú)限，且速度快；在加電時(shí)可隨時(shí)更改邏輯；下載信息的保密性也不如電可擦除的編程。24、 請(qǐng)參閱相關(guān)資料， 并回答問(wèn)題： 按本章給出的歸類方式， 將基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)的 PLD 器件歸類為CPLD ； 將基于查找表的可編程邏輯結(jié)構(gòu)的 PLD 器什歸類為 FPGA， 那么， APEX 系列屬于什么類型 PLD 器件? MAXII 系列又屬于什么類型的 PLD 器件?為什么? 答：APEX(Advanced Logic Element Matrix)系列屬于 FPGA 類型 PLD 器件；編程信息存于 SRAM 中。MAX II系列屬于 CPLD 類型的 PLD 器件；編程信息存于 EEPROM 中。七、 綜合題1、 完成A. 解釋帶有下劃線的語(yǔ)句。B. 畫出該程序的原理圖符號(hào)。C. 說(shuō)明該程序邏輯功能。D. 改用WITH_SELECT_WHEN語(yǔ)句編寫下列程序。Library ieee; Use ieee.std_logic_1164.all; 定義元件庫(kù) entity qk_11 isport( a,b,c,d,en:in std_logic; s:in std_logic_vector(1 downto 0); 輸入信號(hào)s是兩位的輸入總線 op:out std_logic );end qk_11;architecture ar_1 of qk_11 is signal f:std_logic_vector(2 downto 0);beginf<=en&s; 將輸入信號(hào)en和s連接賦值給f process (f) 敏感信號(hào)f的變化將啟動(dòng)進(jìn)程 process begin case f is when"100"=>op<=a; when"101"=>op<=b; when"110"=>op<=c; when others=>op<=d; 其他情況，將輸入信號(hào)d賦值給opend case;end process;end ar_1;邏輯功能是：帶有使能端en的四選一數(shù)據(jù)選擇器。用WITH_SELECT_WHEN語(yǔ)句編寫上述程序：Library ieee; Use ieee.std_logic_1164.all;entity qk_11 isport( a,b,c,d,en:in std_logic; s:in std_logic_vector(1 downto 0); op:out std_logic );end qk_11;architecture ar_1 of qk_11 is signal f:std_logic_vector(2 downto 0);beginf<=en&s; with f select op<=a when "100", b when "101", c when "110", d when others; end ar_1;2、 以下是一個(gè)模為24（023）的8421BCD碼加法計(jì)數(shù)器VHDL描述，請(qǐng)補(bǔ)充完整LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tb IS PORT ( CLK : IN STD_LOGIC ; SHI, GE : OUT INTEGER RANGE 0 TO 9 ) ; END ; ARCHITECTURE bhv OF tb ISSIGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 then IF GE1 = 9 THEN GE1 <= 0 ; SHI1<=SHI1+1; ELSIF SHI1=2 AND GE1=3 THEN SHI1<=0; GE1<=0; ELSE GE1 <= GE1+1; END IF; END IF; END PROCESS ; GE <= GE1; SHI <=SHI1;END bhv;3、 下面程序是參數(shù)可定制帶計(jì)數(shù)使能異步復(fù)位計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。- N-bit Up Counter with Load, Count Enable, and- Asynchronous Resetlibrary ieee;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity counter_n isgeneric (width : integer := 8);port(data : in std_logic_vector (width-1 downto 0);load, en, clk, rst : in std_logic;q : out std_logic_vector (width - 1 downto 0);end counter_n;architecture behave of counter_n issignal count : std_logic_vector (width-1 downto 0);beginprocess(clk, rst)beginif rst = 1 thencount <= (others => 0); 清零elsif clkevent and clk = 1 then 邊沿檢測(cè)if load = 1 thencount <= data;elsif en = 1 thencount <= count + 1;end if;end if;end process;q <= cou