專業(yè)綜合課程設計題 目 2FSK調制解調器的設計 學生姓名 學號 041742023 所在院(系) 電 信 工 程 系 專業(yè)班級 通 信 工 程 專 業(yè) 041 班 指導教師 完成地點 電 信 工 程 系 實 驗 室 2007年 12 月 22 日專業(yè)綜合課程設計任務書院(系) 電 信 工 程 系 專業(yè)班級 通信工程專業(yè)041班 學生姓名 楊 超 一、專業(yè)綜合課程設計題目 2FSK調 制 解 調 器 的 設 計 二、專業(yè)綜合課程設計工作自 2007 年 12 月 10 日 起至 2007 年 12 月 21 日止三、專業(yè)綜合課程設計進行地點: 電 信 工 程 系 實 驗 室 四、專業(yè)綜合課程設計的內容要求： 1、2FSK在衰落信道/隨參信道等場合應用廣泛。 2、利用硬件或EDA技術設計并制作一2FSK調制解調器。 3、設計的2FSK調制解調器，必須用示波器測試有關波形，并能完全恢復輸入信號。 4、本課題設計時間安排： 12月10日：查閱相關資料，熟悉題目內容，進行方案論證； 12月11日-12月18日：安裝及調試運行，整體聯調； 12月19日：課程設計驗收； 12月20日-21日：撰寫、修改、提交課程設計報告 指 導 教 師 系(教 研 室) 通 信 工 程 教 研 室 接受設計任務開始執(zhí)行日期 2007年12月10日 學生簽名 2FSK調制解調器的設計楊超（陜西理工學院電信工程系通信工程專業(yè)041班，陜西漢中，723003）摘 要本設計是使用MAX+plus II作為開發(fā)環(huán)境，通過原理圖輸入法和文本輸入法設計2FSK調制解調器。2FSK調制解調器主要由調制電路、解調電路兩部分組成，這兩部分電路由VHDL語言編寫做成，總體設計由原理圖設計法完成。設計中經過不斷的修改和仿真，經最后下載到可編程邏輯器件進行硬件驗證，本設計經調制解調器后的輸出信號和輸入信號基本一樣,說明設計的系統(tǒng)成功。但設計不夠完善，還有很多可以改進的地方，以后的設計功能會更強，系統(tǒng)更加完美。關鍵詞 調制解調 可編程邏輯器件 硬件描述語言 電子設計自動化 Design of 2FSK ModemCui Huqiang(Major of Communication Engineering 041,Department of Electronics & Information Engineering, Shaanxi University of Technology, hanzhong 723003 China)AbstractThis design is to use MAX plus II be develop environment, accross the principle diagram input method and text originally input method to design a 2 FSK modem.2 FSK modem is mainly composed of modulation circuit and demodulatetion circuit, these two part of electric circuits are written by the VHDL language to make into, total design to design a method completion from the principle diagram.Design medium through continuous modification and imitate really, after downloading a programmable logic spare part to carry on a hardware verification finally, this design through modem of output signal and input signal basic are similar,the results indicated that the system is successed.But the design isnt perfect enough, there are also a lot of places that can improve. In the immediate future,the functions of the systems would be stronger, the systems will be more perfect.Key words：modulation and demodulation Programmable logic DeviceVery-High-Speed Integrated Circuit Hardware Description LanguageElectronic Design Automation- 29 -目 錄摘要.IAbstract.II第1章 緒 論.31.1 課題背景.31.1.1課題設計目的.31.1.2設計思路和設計過程.31.2 本章小結.4第2章 方案論證.52.1提出方案.52.1.1方案一.5 2.1.2方案二.52.2 分析可行性和優(yōu)缺點.5 2.2.1 方案一.5 2.2.2 方案二.5 2.3方案選擇.5 2.4本章小結.5第3章 2FSK調制解調器原理簡介.6 3.1原理簡介.6 3.2選擇器件和設計仿真.103.3 本章小結.10第4章 2FSK調制解調器的設計.11 4.1 2FSK調制解調設計.11 4.1.1 設計調制電路.11 4.1.2 設計解調電路.12 4.1.3 分立元件合并為整體系統(tǒng).13 4.1.4 設計下載驗證結果.14 4.2 本章小結.15第5章 設計結果與分析.16 5.1設計結果及其分析.16 5.1.1設計結果.16 5.1.2結果分析.16 5.2 本章小結.16結論.17致 謝.18參考文獻.19附 錄 A.20附 錄 B.23第1章 緒 論1.1 課題背景與模擬通信相比,數字通信具有許多優(yōu)良的特性。近年來,隨著大規(guī)模集成電路的出現,數字系統(tǒng)的復雜程度和技術難度大大降低。此外,數字處理的靈活性使得數字傳輸系統(tǒng)中傳輸的數字信息既可以來自計算機、電傳機等數據終端的各種數字代碼,也可以來自模擬信號經數字化處理后的脈沖編碼信號等。為了使數字信號在帶通信道中傳輸,必須用數字基帶信號對載波進行調制,以使信號與新到特性匹配。在二進制數字調制中,載波的幅度、頻率和相位只有兩種變化狀態(tài),相應的調制方式有2ASK、2FSK和2PSK。所以,這次設計選用2FSK調制方式來設計2FSK調制解調器。1.1.1課題設計目的本次綜合課程設計的目的主要在于增強學生綜合運用專業(yè)知識的能力，同時培養(yǎng)學生的動手能力和創(chuàng)新精神,熟練掌握EDA技術,并將其融會貫通,運用自如。能夠運用所掌握的專業(yè)知識設計本專業(yè)的基本的系統(tǒng)。這就要求學生在學習理論知識的同時將實踐操作聯系起來,使自己發(fā)展成綜合型的人才,適應社會的需求。1.1.2 設計思路和設計過程本設計要求設計2FSK調制解調器,可以分兩級設計一個調制器和一個解調器,基帶信號從調制器進入,出來的時候變成2FSK調制信號,將調制器的輸出作為解調器的輸入,信號經解調器后恢復出原來的基帶信號,如果信號波形一樣。則說明設計成功。設計時既可以用硬件實現也可以用軟件來實現。用EDA軟件實現時可以用原理圖輸入法完成,也可以用VHDL語言編程來實現,還可以綜合利用原理圖輸入法和 VHDL語言編程來實現。本設計的系統(tǒng)總體結構框圖如圖1-1所示:第一部分為輸入的基帶信號,可由數字信號發(fā)生器產生。第二部分為調制器,它由時鐘控制器、分頻器和計數器三部分組成。第三部分為解調器。第四部分為輸出的基帶信號,它的波形應該和輸入時的波形一樣。時鐘控制解 調 器分頻器計數器基帶信號基帶信號 圖1-1 系統(tǒng)結構框圖1.2 本章小結本章論述了課題設計的背景，設計的目的以及設計思路及過程的初步探討。從整體的角度對設計進行了分析，為后面的設計打下基礎。 第2章 方案論證2.1提出方案 實現本設計的方法很多，可以用硬件來實現,也可以用原理圖輸入法和VHDL硬件描述語言來完成電路的設計。經過思考和查閱相關資料,由于硬件設計時比較煩瑣,器件參數有偏差,信號容易產生失真,電路的調試比較難,在短時間內難以調出正確的波形,所以我們放棄用硬件設計的方案。對于用軟件實現,我們提出了三種方案，各方案如下：2.1.1方案一 采用原理圖輸入法設計一個十六分頻器，一個十分頻器將它們與八進制計數器,D觸發(fā)器,邏輯門構成一個四級偽隨機序列發(fā)生器,再將它與2選1選擇器,74LS161,D觸發(fā)器綜合即可完成軟件部分。2.1.2 方案二 使用VHDL硬件描述語言來設計所有單元電路,編輯調制與解調器的程序,然后利用頂層文件將它們綜合起來，最終使其具有調制解調的功能。2.2分析可行性和優(yōu)缺點2.2.1方案一 這種方案全部使用圖形輸入法,涉及的器件很多,有一部分器件軟件沒有,設計也很復雜,如果設計不當,難以得到理想的結果。2.2.2 方案二 這種方案充分利用了MAX+Plus II的特點配合利用圖形輸入法和文本輸入法的優(yōu)點，所用的程序簡單，使電路實現起來非常簡單，調試起來也容易,而且讓人易懂。2.3 方案選擇 通過上面的比較，方案二實現起來比較容易，因此選用它作為設計方案。2.4 本章小結 實際生活中，方案的選擇非常重要，一個好的方案不僅可以使設計簡單實現容易，還可以降低設計成本提高產品競爭力。本章通過論證，選擇了方案，為后面的設計打好了基礎。 第3章 2FSK調制解調器原理簡介3.1 原理簡介數字頻率調制又稱頻移鍵控（FSK），二進制頻移鍵控記作2FSK。數字頻移鍵控是用載波的頻率來傳送數字消息，即用所傳送的數字消息控制載波的頻率。2FSK信號便是符號“1”對應于載頻 ，而符號“0”對應于載頻 （與 不同的另一載頻）已調波形，而且 與 之間的改變是瞬間完成的。從原理上講，數字調頻可用模擬調頻法來實現，也可用鍵控法來實現。模擬調頻法是利用一個矩形脈沖序列對一個載波進行調頻，是頻移鍵控通信方式早期采用的實現方法。2FSK鍵控法則是利用受矩形脈沖序列控制的開關電路對兩個不同的獨立頻率源進行選通。鍵控法的特點是轉換速度快、波形好、穩(wěn)定度高且易于實現，故應用廣泛。2FSK信號的產生方法及波形示例如圖所示。圖3-1中s(t)為代表信息的二進制矩形脈沖序列， 即是2FSK信號。 圖3-1 2FSK信號產生方法及波形示例根據以上2FSK信號的產生原理，已調信號的數字表達式可以表示為 (3-1)其中，s(t)為單極性非歸零矩形脈沖序列 (3-2) (3-3)g(t)是持續(xù)時間為 、高度為1的門函數；為對s(t)逐碼元取反而形成的脈沖序列，即 (3-4)是 的反碼，即若 =0，則 =1；若 =l，則 =0，于是 (3-5)分別是第n個信號碼元的初相位。一般說來，鍵控法得到的與序號n無關，反映在上，僅表現出當與改變時其相位是不連續(xù)的；而用模擬調頻法時，由于與改變時的相位是連續(xù)的，故不僅與第n個信號碼元有關，而且之間也應保持一定的關系。 由式（3-1）可以看出,一個2FSK信號可視為兩路2ASK信號的合成，其中一路以s(t)為基帶信號、 為載頻，另一路以為基帶信號、為載頻。 圖3-2給出的是用鍵控法實現2FSK信號的電路框圖，兩個獨立的載波發(fā)生器的輸出受控于輸入的二進制信號，按“1”或“0”分別選擇一個載波作為輸出。 圖3-2 數字鍵控法實現2FSK信號的電路框圖2FSK信號的功率譜為 其功率譜曲線如圖3-3所示，由離散譜和連續(xù)譜兩部分組成。其中，連續(xù)譜由兩個雙邊譜疊加而成，而離散譜出現在兩個載頻位置上，這表明2FSK信號中含有載波 、 的分量。 圖3-3 2FSK功率頻譜圖 數字調頻信號的解調方法很多，如鑒頻法、相干檢測法、包絡檢波法、過零檢測法、差分檢測法等。相干解調2FSK系統(tǒng)的抗噪聲性能優(yōu)于非相干的包絡檢測，但需要插入兩個相干載波電路較為復雜。包絡檢測無需相干載波，因而電路較為簡單。當輸入信號的信噪比r很大時，兩者的相對差別不很明顯。一般而言，大信噪比時常用包絡檢測法，小信噪比時才用相干解調法。 1. 包絡檢波法 包絡檢波法可視為由兩路2ASK解調電路組成。這里兩個帶通濾波器相同，皆為相應的2ASK信號帶寬；中心頻率不同,分別為（ 、 ）起分路作用，用以分開兩路2ASK信號，上支路對應 下支路對應 ，經包絡檢測后分別取出它們的包絡s(t)及 ；抽樣判決器起比較器作用，把兩路包絡信號同時送到抽樣判決器進行比較，從而判決輸出基帶數字信號。若上、下支路s(t)及 的抽樣值分別用 表示，則抽樣判決器的判決準則為 圖3-4 2FSK信號包絡檢波方框圖 2. 相干檢測法 相干檢測的具體解調電路是同步檢波器，原理方框圖如圖3-5所示。圖中兩個帶通濾波器的作用同于包絡檢波法，起分路作用。它們的輸出分別與相應的同步相干載波相乘，再分別經低通濾波器濾掉二倍頻信號，取出含基帶數字信息的低頻信號，抽樣判決器在抽樣脈沖到來時對兩個低頻信號的抽樣值 進行比較判決（判決規(guī)則同于包絡檢波法），即可還原出基帶數字信號。圖3-5 2FSK同步檢測方框圖 3. 過零檢測法單位時間內信號經過零點的次數多少，可以用來衡量頻率的高低。數字調頻波的過零點數隨不同載頻而異，故檢出過零點數可以得到關于頻率的差異，這就是過零檢測法的基本思想。過零檢測法方框圖及各點波形如圖3-6所示。2FSK輸入信號經放大限幅后產生矩形脈沖序列，經微分及全波整流形成與頻率變化相應的尖脈沖序列，這個序列就代表著調頻波的過零點。尖脈沖觸發(fā)一寬脈沖發(fā)生器，變換成具有一定寬度的矩形波，該矩形波的直流分量便代表著信號的頻率，脈沖越密，直流分量越大，反映著輸入信號的頻率越高。經低通濾波器就可得到脈沖波的直流分量。這樣就完成了頻率幅度變換，從而再根據直流分量幅度上的區(qū)別還原出數字信號“1”和“0”。 圖3-6 過零檢測法方框圖及各點波形圖 4. 差分檢測法 差分檢波法基于輸入信號與其延遲的信號相比較，信道上的失真將同時影響相鄰信號，故不影響最終鑒頻結果。實踐表明，當延遲失真為0時，這種方法的檢測性能不如普通鑒頻法，但當信道有較嚴重延遲失真時，其檢測性能優(yōu)于鑒頻法。解調方法對通信與各種電子設備的抗干擾性能有很大關系，其中以相干解調的抗干擾性能為最佳。對于寬帶調頻信號，采用頻率負反饋的解調方法也可以提高接收調頻信號的抗干擾性。 解調過程除了用于通信、廣播、雷達等系統(tǒng)外還廣泛用于各種測量和控制設備。例如，在鎖相環(huán)和自動頻率控制電路中采用鑒相器或鑒頻器來檢測相位或頻率的變化，產生控制電壓，然后利用負反饋電路實現相位或頻率的自動控制3.2 選擇器件和設計仿真 本設計選用ALTERA公司的MAX7000S系列的EPM7128SLC84-15型CPLD器件實現，使用MAX+PLUS II工具軟件，將用VHDL語言描述以及原理圖輸入法設計的單元電路創(chuàng)建成對應的電路符號，調用到控制主電路原理圖設計文件中，進而完成波形編輯編譯仿真程序下載功能驗證等過程。使系統(tǒng)功能實現起來非常簡潔，同時也會大大提高系統(tǒng)的可靠性。并且，可以借助計算機的強大的仿真功能直接在計算機上驗證電路的邏輯功能。3.3 本章小結 本章簡單介紹了本設計的原理以及設計過程，還有設計過程中用的語言、器件。為設計做了簡單的闡述。第4章 2FSK調制解調器的設計 4.1 2FSK調制解調器設計 4.1.1 設計調制電路 本部分由VHDL語言設計。（編寫的代碼如附錄A所示） 本部分設計分幾個步驟完成，具體步驟如下：1.為整個設計建立一個名為“tzjtq”的文件夾。2.打開MAX+Plus II,選菜單FileNew,在彈出的窗口中中選擇“Text Editor file”，單擊OK后將打開文本編輯窗口。在文本編輯窗口中輸入VHDL程序。3.程序輸入完畢后，選擇FileSave As，在彈出的對話框的Directories目錄中選擇已建立好的存放本文件的目錄e：tzjtq(用鼠標雙擊此目錄，使其打開），然后在“File Name”框中鍵入文件名“PL_FSK.vhd”，單擊“OK”按鈕，即把輸入的文件存放在目錄e：tzjtq中了。4.這樣就可以自動生成名為PL_FSK的元件，名為PL_FSK的調制電路包裝元件圖如圖4-1所示： 圖4-1 名為PL_FSK的調制電路包裝元件圖這樣，就完成了第一部分調制器的設計，設計好的調制器可以留做后用。 5.用原理圖輸入法為調制器加上輸入輸出端和接地端如圖4-2所示: 圖4-2 加上輸入輸出端的調制器6.將當前的設計設為工程，為工程選定目標器件（即選擇菜單AssignDevice.,在彈出的對話框中選擇MAX7000S、EPM7128SLC84-15。為工程選定目標器件圖如圖4-3所示 ： 圖4-3 為工程選定目標器件圖 7.編譯VHDL程序，選擇MAX-Plus II菜單的compiler命令，再選擇界面上方的InterfacesVHDL Netlist Reader Settings ，在彈出的窗口中選擇“VHDL 1993”再選擇ProcessingFitter Setting ，在彈出的窗口中消去上面的“Use Quartus Fitter”項。最后按“Start”按鈕，進行編譯。編譯過程中沒有出現錯誤。 8.對編譯后的程序進行時序仿真。選擇FileNew，在對話框中選擇“Waveform Editor file”項，打開波形編輯窗口，再輸入信號節(jié)點并設置波形參量，然后為輸入信號加上激勵電平并保存，最后運行波形仿真器。調制電路仿真波形圖如圖4-4所示： 圖4-4 調制電路仿真波形圖4.1.2 設計解調電路 1.本部分由VHDL語言設計。（編寫的代碼如附錄B所示）本部分設計分幾個步驟完成，具體步驟和設計調制器時一樣。 名為FSK_DECODE的解調器電路包裝元件圖如圖4-5所示： 圖4-5 名為FSK_DECODE的解調電路包裝元件圖這樣，就完成了第二部分解調器的設計，設計好的解調器可以留做后用。 2.用原理圖輸入法為解調器加上輸入輸出端和接地端如圖4-6所示: 圖4-6 加上輸入輸出端的解調器 3.將上面的解調器選擇器件,編譯和波形仿真解調電路仿真波形圖如圖4-7所示： 圖4-7 解調電路仿真波形圖4.1.3分立元件合并為整體系統(tǒng) 前面各部分的設計，為整個設計的合并做好了準備。 首先，將調制部分和解調部分連接起來，調制部分和解調部分的連接電路圖如圖4-8所示： 圖4-8 調制部分和解調部分的連接電路圖 其次,將上面的電路選擇器件,編譯和波形仿真。 調制模塊仿真波形圖如圖4-9所示： 圖4-9 調制解調模塊仿真波形圖 從上面的波形圖可以看出,輸出波形與輸入波形基本一致,波形有一點延時。4.1.4 設計下載驗證結果 當設計和仿真工作結束后，就可以將設計結果下載到實驗開發(fā)板上進行驗證,以驗證設計的正確性。下載分為以下幾個步驟： 首先是鎖定引腳，按表4-1鎖定管腳： 表4-1 管腳鎖定表 管腳名稱 管腳狀態(tài) 管腳號 Base_output Output 30 Clk Input 83 X Input 24 鎖定管腳時,先點擊Assign菜單，選擇其中的Pin/Location/Chip項進入引腳鎖定界面,引腳鎖定界面如圖4-10所示。 圖4 -10 引腳鎖定界 其次，為下載選定器件。選擇器件時在Assign菜單下選擇Device進行設定,選擇7000s系列，選擇器件界面如圖4-11所示: 圖4-11 選擇器件界面 再次就是選擇目標文件,進行相關連接,其界面如圖4-12所示: 圖4-12 選擇目標文件界面 最后就是下載了，程序下載成功圖如圖4-26所示： 圖4-26 程序下載成功圖4.2 本章小結 在本章，用了大量的文字、電路圖以及波形圖詳細的介紹了智力搶答器的設計過程，一步一步地分解設計過程。使人一看就懂。第5章 設計結果與分析 5.1設計結果及其分析5.1.1設計結果把設計結果下載到實驗開發(fā)板上并連接好線路后就可以加電進行硬件驗證了。給電路加入基帶信號,并將基帶信號和解調輸出信號輸入雙蹤示波器,通過調節(jié)示波器和輸入,可以得到如圖5-1所示的示波器上的實驗結果。 圖5-1 示波器上的實驗結果5.1.2結果分析根據以上的結果，可以看到設計的系統(tǒng)的解調信號和基帶信號波形一樣,只有少許的延時?？梢姡O計基本上達到了任務書的要求。5.2 本章小結 本章對設計出來的搶答器的結果進行了分析，結果與預期的解果一致，做出的槍答器達到了預期的要求。結 論 經過兩個星期的努力，我們利用原理圖設計和硬件描述高級語言（VHDL）完成了對應單元電路的設計，并將各個部分連接到一起進行波形仿真和修改，經過最后下載到實驗開發(fā)板上進行硬件驗證，所觀察到的現象和預期的一致，證明設計取得了成功。在設計過程中遇到了不少的問題，但后來在老師和同學的幫助下完成了設計。本設計的創(chuàng)新點在于運用了原理圖設計方法和硬件描述高級語言進行設計，而不是單一的用原理圖法或硬件描述高級語言法進行設計，使得系統(tǒng)比較簡單，讓人容易看懂。但是本設計設計的2FSK調制解調器比較簡單，功能上還不是很完善，在很多部分還可以進行改進。如可以提高系統(tǒng)的抗干擾能力和加入實時控制。致 謝 感謝電信工程系提供這次專業(yè)綜合課程設計的機會；感謝電信工程系提供的現代通信技術實驗室和實驗箱以及電子器件；感謝通信工程教研室主任也是我們的指導老師的龍光利老師在我們陷入困境時的點撥以及幫助；感謝其它班指導老師對我們的切實指導；感謝同組成員的通力合作，以及同班同學的幫助，使得這次設計圓滿順利完成。參考文獻1顧斌，趙明忠，姜志鵬等.數字電路EDA設計M.西安:西安電子科技大學出版社,2004.2徐志軍等.CPLD/FPGA的開發(fā)與應用M.北京：電子工業(yè)出版社,2002.3楊剛，龍海燕.現代電子技術VHDL與數字系統(tǒng)設計M.北京：電子工業(yè)出版社，2004.4候伯華.數字系統(tǒng)設計基礎M.西安:西安電子科技大學出版社，2000.5潘松.VHDL實用教程M.成都：電子科技大學出版社,2000.6徐慧，徐鋒. 2FSK信號產生器的FPGA設計J. 北京：現代電子技術，2005，10（22）：60-617Mark Cummings, Shinichiro Haruyama.FPGA in the Software Radio.IEEE Communications Magazine.1999, (2):134-14.附 錄A 2FSK調制器部分的源程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_FSK isport(clk :in std_logic; -系統(tǒng)時鐘 start :in std_logic; -開始調制信號 x :in std_logic; -基帶信號 y :out std_logic); -調制信號end PL_FSK;architecture behav of PL_FSK issignal q1:integer range 0 to 11; -載波信號f1的分頻計數器signal q2:integer range 0 to 3; -載波信號f2的分頻計數器signal f1,f2:std_logic; -載波信號f1，f2beginprocess(clk) -此進程通過對系統(tǒng)時鐘clk的分頻，得到載波f1beginif clkevent and clk=1 then if start=0 then q1<=0; elsif q1<=5 then f1<=1;q1<=q1+1; -改變q1后面的數字可以改變，載波f1的占空比 elsif q1=11 then f1<=0;q1<=0; -改變q1后面的數字可以改變，載波f1的頻率 else f1<=0;q1<=q1+1; end if;end if;end process;process(clk) -此進程通過對系統(tǒng)時鐘clk的分頻，得到載波f2beginif clkevent and clk=1 then if start=0 then q2<=0; elsif q2<=0 then f2<=1;q2<=q2+1; -改變q2后面的數字可以改變，載波f2的占空比 elsif q2=1 then f2<=0;q2<=0; -改變q2后面的數字可以改變，載波f2的頻率 else f2<=0;q2<=q2+1; end if;end if;end process;process(clk,x) -此進程完成對基帶信號的FSK調制beginif clkevent and clk=1 then if x=0 then y<=f1; -當輸入的基帶信號x=0時，輸出的調制信號y為f1 else y<=f2; -當輸入的基帶信號x=1時，輸出的調制信號y為f2 end if;end if;end process;end behav; 附 錄B 2FSK解調部分的源程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fsk_decode isport(clk :in std_logic; -系統(tǒng)時鐘 start :in std_logic; -解調開始信號. fsk_input :in std_logic; -調制信號輸入 base_output :out std_logic); -解調后基帶信號輸出end fsk_decode;architecture behav of fsk_decode issignal cnt:integer range 0 to 11; -系統(tǒng)時鐘計數器.signal data_reg:std_logic; -寄存器 signal rising_cnt:integer range 0 to 5; -FSK信號的上升沿計數器beginprocess(clk) -對系統(tǒng)時鐘進行cnt分頻beginif clkevent and clk=1 then data_reg <= fsk_input; -在clk信上升沿時，對輸入信號進行寄存. if start=0 then cnt<=0; -if語句完成cnt的循環(huán)計數 elsif cnt=11 then cnt<=0; else cnt<=cnt+1; end if;end if;end process;process(cnt,rising_cnt,clk) -此進程完成FSK解調begin if clkevent and clk=1 then if cnt=9 then if rising_cnt>=2 then base_output<=1; -if語句通過對rising_cnt大小，來判決base_output 輸出的電平 else base_output<=0; end if; end if;end if;end process;process(data_reg,cnt) -此進程完成FSK解調begin if cnt=11 then rising_cnt<=0; -rising_cnt計數器清零 elsif data_regevent and data_reg = 1 then rising_cnt<=rising_cnt+1; -計data_reg信號的脈沖個數end if;end process;end behav;