《ASICDesign1復旦大學專用集成電路課件(共5個).ppt》由會員分享，可在線閱讀，更多相關《ASICDesign1復旦大學專用集成電路課件(共5個).ppt（42頁珍藏版）》請在裝配圖網上搜索。

專用集成電路設計方法 俞軍Tel 53085050Email yujun 課程安排 專用集成電路概述1周ASIC的設計流程和設計方法 重點 設計描述 設計流程1周設計策略 綜合方法1周設計驗證 ASIC設計中的考慮因素1周深亞微米設計方法和設計技術以及EDA技術的發(fā)展1周 課程安排 專用集成電路的測試方法Design for TestBasics2周可編程ASIC可編程ASIC器件的結構 資源 分類和開發(fā)系統(tǒng)1周Xilinx Altera可編程器件2周 第一章專用集成電路概述 1 1通用集成電路和專用集成電路通用集成電路 市場上能買到的具有通用功能的集成電路74系列 4000系列 Memory CPU等專用集成電路ASIC ApplicationSpecificIntegratedCircuits SUNSPARCWorkstation中的9塊電路 某些加密電路等 第一章專用集成電路概述 專用標準電路ASSP Application SpecificStandardProducts Modem芯片 DVDdecoder VCDdecoder audioDAC MotorServoDSP等 第一章專用集成電路概述 1 2集成電路發(fā)展簡史 第一章專用集成電路概述 1 3專用集成電路的類型及特點分為三類全定制 FullCustom 半定制 Semi Custom 可編程 Programable 第一章專用集成電路概述 1 3 1全定制 FullCustom 生產上不預加工設計上無預處理和預編譯的單元庫 全人工版圖設計1 3 2基于單元的ASIC Cell BasedASIC 是利用預先設計好的單元進行版圖設計的 有兩種類型 一種是標準單元 StandardCell 另一種單元稱為宏單元 Macro 或核心 Core 單元 第一章專用集成電路概述 1 3 2基于門陣的ASIC GateArrayASIC1 3 4可編程邏輯器件PLD ProgrammableLogicDevice PALGALPLAFPGACPLD 第一章專用集成電路概述 1 3 5各種ASIC類型的優(yōu)缺點比較 第一章專用集成電路概述 1 4集成電路設計和制造過程設計過程制定規(guī)范 SPEC 系統(tǒng)設計 SystemDesign 電路設計 CircuitDesign 版圖設計 LayoutDesign 制造過程制版掩膜版制造 MASK 流片 Fab 光刻 生長 擴散 摻雜 金屬化 蒸鋁等產生Pn結 NPN結構 MOS電阻 電容等 第一章專用集成電路概述 制造過程測試 Testing 以Spec和TestVector為標準檢測制造出的芯片是否滿足設計要求封裝 Packaging 磨片劃片 Sawing 鍵合 WireBonding 包封 Packaging 形式 DIP QFP PLCC PGA BGA FCPGA等 集成電路設計過程 第一章專用集成電路概述 1 5ASIC技術現狀和發(fā)展趨勢摩爾規(guī)律 每十八個月 集成度增加一倍 速度上升一倍 器件密度上升一倍 第一章專用集成電路概述 專用集成電路預測與發(fā)展SOC Systemonachip 工藝 Process 由0 35um 0 25um 0 18um進入0 13um 0 10um即高速 低壓 低功耗EDA設計工具與設計方法必須變革以適應深亞微米工藝的發(fā)展 如SinglePass PhysicalSynthesis等 可編程器件向更高密度 更大規(guī)模和更廣泛的領域發(fā)展 如MixedSignal MCMAnalog電路 高速 高精度 低功耗 低電壓ASIC產品的發(fā)展動向內嵌式系統(tǒng) EmbededSystem 自動控制 儀器儀表 計算機 通訊結合的系統(tǒng)芯片 CableModem 1G 多媒體芯片 MpegDecoderEncoder STB IA 人工智能芯片光集成電路 第二章ASIC設計流程和方法 2 1概述設計過程分電路設計 前端設計版圖設計 后端設計設計流程 方法 分自底向上 BottomUp 自頂向下 TopDown 數字集成電路設計行為方面結構方面物理方面 第二章ASIC設計流程和方法 2 1概述設計策略設計描述自動化設計的綜合方法設計驗證方法深亞微米設計方法和EAD工具的發(fā)展 第二章ASIC設計流程和方法 2 2設計描述描述方面行為描述結構描述物理描述設計抽象的層次系統(tǒng)算法級寄存器傳輸級 RTL級 邏輯級和電路級最低層的晶體管級電路 第二章ASIC設計流程和方法 2 2 1 硬件描述語言HDL HardwareDescriptionLanguage VHDLVHDL描述能力強 覆蓋面廣 可用于多種層次的電路描述 VHDL的硬件描述與工藝技術無關 不會因工藝變化而使描述無效 VHDL支持設計再利用 Reuse 方法 支持超大規(guī)模集成電路設計的分解和組合 可讀性好 易于理解 國際標準 具備通用性 第二章ASIC設計流程和方法 VHDL設計描述由五種基本設計單元組成設計實體說明 Entitydeclaration 結構體 Architecturebody 配置說明 Configurationdeclaration 集合元說明 Packagedec1aration 集合元 Packagebody 第二章ASIC設計流程和方法 ENTITYmuxISGENERIC m TIME 2ns PORT in1 in2 sel INBIT out1 OUTBIT ENDmux 設計實體說明 第二章ASIC設計流程和方法 AECHITECTUREtwown1OFmuxISBEGINIFsel 1 THENout1 1 ELSEout1 in2AFTERm ENDtwown1 行為描述 第二章ASIC設計流程和方法 AECHITECTUREtwown2OFmuxISBEGINNOT Sb U0 sel AND2 S1 U1 sel in1 AND2 S2 U2 Sb in2 OR out1 U3 s1 s2 ENDtwown2 結構描述1 第二章ASIC設計流程和方法 AECHITECTUREtwown3OFmuxISBEGINNOT Sb U0 sel NAND2 S1 U1 sel in1 NAND2 S2 U2 Sb in2 NAND out1 U3 s1 s2 ENDtwown3 結構描述2 VHDL設計環(huán)境 第二章ASIC設計流程和方法 VerilogHDL能用于行為描述和結構描述 電路描述同時可以包含不同層次 且能和混合模式的模型一起進行模擬Verilog使用四值邏輯 即0 l X和Z 其中 X 為不定態(tài) Z為懸空態(tài)使用的基本數據類型是 與 和 寄存器 第二章ASIC設計流程和方法 2 2 2行為描述 算法描述 舉例一位全加器 第二章ASIC設計流程和方法 Verilog HDL描述進位算法描述 modulecarry co a b c outputco inputa b c wire 10co a b a c b c endmodule 第二章ASIC設計流程和方法 2 23結構描述RTL registerTransferLevel 級門級 GateLevel 開關級 SwitchLevel 電路級 CircuitLevel 4位加法器的結構描述 第二章ASIC設計流程和方法 4位加法器的結構描述moduleadd4 s c4 ci a b input 3 0 a b inputci output 3 0 s outputc4 wire 2 0 co adda0 co 0 s 0 a 0 b 0 ci adda1 co 1 s 1 a 1 b 1 c 0 adda1 co 2 s 2 a 2 b 2 c 2 adda1 co4 s 3 a 3 b 3 co 2 endmodule moduleadd co s a b c inputa b c outputs co sums1 s a b c carryc1 co a b c endmodulemodulecarry co a b c inputa b c outputco wirex y z andg1 x a b andg2 y a c andg3 z b c or3g4 co x y z endmodule 第二章ASIC設計流程和方法 開關級描述 1 modulecarry co a b c inputa b c outputco wireil i2 i3 i4 i5 i6 nmosnl i3 i4 a nmosn2 i4 vss b nmosn3 i3 i5 b nmosn4 i5 vss c nmosn5 i3 i6 a nmosn6 i6 vss c nmosn7 co vss i3 pmospi il vdd a pmosp2 i2 il b pmosp3 i3 i2 c pmosp4 il vdd b pmosp5 i2 il c pmosp6 i3 i2 a pmosp7 co vdd i3 endmodule 第二章ASIC設計流程和方法 開關級描述 2 modulecarry co a b c inputa b c outputco wireil i2 i3 i4 en nmosnl il vss a nmosn2 il vss b nmosn3 en il c nmosn4 i2 vss b nmosns en i2 a pmospl i3 vdd b pmosp2 en i3 a pmosp3 cn i4 c pmosp4 i4 vdd b pmosp5 i4 vdd a pmosp6 co vdd en pmosn6 co vss en endmodule 第二章ASIC設計流程和方法 2 2 4物理描述 moduleadd4 inputa 3 0 b 3 0 inputci outputs 3 0 outpuc4 boundary 0 0 100 400 portporta 0 aluminumwidth lorigin 0 25 portb 0 aluminumwidth lorigin 0 75 portcipolysiliconwidth l origin 50 0 porta 0 aluminumwidth laddsoorigin 0 0 adda1origin 0 100 endmodule 第二章ASIC設計流程和方法 2 3設計流程2 3 1bottom Up自底向上 Bottom Up 設計是集成電路和PCB板的傳統(tǒng)設計方法 該方法盛行于七 八十年設計從邏輯級開始 采用邏輯單元和少數行為級模塊構成層次式模型進行層次設計 從門級開始逐級向上組成RTL級模塊 再由若于RTL模塊構成電路系統(tǒng)對于集成度在一萬門以內的ASIC設計是行之有效的 無法完成十萬門以上的設計設計效率低 周期長 一次設計成功率低 第二章ASIC設計流程和方法 2 3設計流程2 3 2Top Down設計Top Down流程在EDA工具支持下逐步成為IC主要的設計方法從確定電路系統(tǒng)的性能指標開始 自系統(tǒng)級 寄存器傳輸級 邏輯級直到物理級逐級細化并逐級驗證其功能和性能 第二章ASIC設計流程和方法 關鍵技術首先是需要開發(fā)系統(tǒng)級模型及建立模型庫 這些行為模型與實現工藝無關 僅用于系統(tǒng)級和RTL級模擬 系統(tǒng)級功能驗證技術 驗證系統(tǒng)功能時不必考慮電路的實現結構和實現方法 這是對付設計復雜性日益增加的重要技術 目前系統(tǒng)級DSP模擬商品化軟件有Comdisco Cossap等 它們的通訊庫 濾波器庫等都是系統(tǒng)級模型庫成功的例子 邏輯綜合 是行為設計自動轉換到邏輯結構設計的重要步驟 第二章ASIC設計流程和方法 Top Down設計與Bottom Up設計相比 具有以下優(yōu)點 設計從行為到結構再到物理級 每一步部進都進行驗證 提高了一次設計的成功率 提高了設計效率 縮短了ASIC的開發(fā)周期 降低了產品的開發(fā)成本設計成功的電路或其中的模塊可以放入以后的設計中提高了設計的再使用率 Reuse 第二章ASIC設計流程和方法 2 4設計策略2 4 1概述設計參數電路性能 包括功能 速度 功耗和應用特性芯片尺寸電路的可測性及測試碼生成的難易性 設計周期成功率 TimetoMarket 經濟性 Profit 設計效率 Efficiency