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2020 3 30 1 集成電路設(shè)計概述 2020 3 30 2 目的 認識集成電路的發(fā)展歷史 現(xiàn)狀和未來了解集成電路設(shè)計工藝熟悉集成電路設(shè)計工具培養(yǎng)集成電路設(shè)計興趣 2020 3 30 3 主要內(nèi)容 1 1集成電路的發(fā)展1 2集成電路的分類1 3集成電路設(shè)計步驟1 4集成電路設(shè)計方法1 5電子設(shè)計自動化技術(shù)概論1 6九天系統(tǒng)綜述 2020 3 30 4 集成電路 IntegratedCircuit 縮寫ICIC是通過一系列特定的加工工藝 將晶體管 二極管等有源器件和電阻 電容 電感等無源器件 按照一定的電路互連 集成 在一塊半導(dǎo)體晶片 如硅或砷化鎵 上 封裝在一個外殼內(nèi) 執(zhí)行特定電路或系統(tǒng)功能的一種器件 2020 3 30 5 集成電路芯片顯微照片 集成電路芯片鍵合 2020 3 30 6 各種封裝好的集成電路 2020 3 30 7 集成電路IC基本概念 形狀 一般為正方形或矩形 面積 幾平方毫米到幾百平方毫米 面積增大引起功耗增大 封裝困難 成品率下降 成本提高 可通過增大硅園片直徑來彌補 集成度 規(guī)模 包含的MOS管數(shù)目或等效邏輯門 2輸入的NAND 的數(shù)量1個2輸入的NAND 4個MOS管 2020 3 30 8 特征尺寸 集成電路器件中最細線條的寬度 對MOS器件常指柵極所決定的溝導(dǎo)幾何長度 是一條工藝線中能加工的最小尺寸 反映了集成電路版圖圖形的精細程度 特征尺寸的減少主要取決于光刻技術(shù)的改進 光刻最小特征尺寸與曝光所用波長 硅園片直徑 考慮到集成電路的流片成品率和生產(chǎn)成本 每個硅園片上的管芯數(shù)保持在300個左右 封裝 把IC管芯放入管殼內(nèi)并加以密封 使管芯能長期可靠地工作為了適應(yīng)高密度安裝的要求 從扦孔形式 THP 向表面安裝形式 SMP 發(fā)展 SMP優(yōu)點是節(jié)省空間 改進性能和降低成本 而且它還可以直接將管芯安裝在印制版電路板的兩面 使電路板的費用降低60 目前最多端口已超過1千個 2020 3 30 9 一個圓片制造多個芯片 2020 3 30 10 MPW示意圖 2020 3 30 11 1 1集成電路的發(fā)展 集成電路的出現(xiàn)1947 1948年 公布了世界上第一支 點接觸 晶體三極管 標志電子管時代向晶體管時代過渡 因此1956年美國貝爾實驗室三人獲諾貝爾獎1950年 成功制出結(jié)型晶體管1952年 英國皇家雷達研究所第一次提出 集成電路 的設(shè)想1958年 美國德克薩斯儀器公司制造出世界上第一塊集成電路 雙極型 1959年公布 1960年 制造成功MOS集成電路 2020 3 30 12 集成電路的發(fā)展 從此IC經(jīng)歷了 SSI SmallScaleIntegrationMSI MediumScaleIntegrationLSI LargeScaleIntegration現(xiàn)已進入到 VLSI VeryLargeScaleIntegrationULSI UltraLargeScaleIntegrationGSI GrandSaleIntegration 2020 3 30 13 集成電路的發(fā)展 表1CMOS工藝特征尺寸發(fā)展進程 2020 3 30 14 集成電路發(fā)展的特點 特征尺寸越來越小 45nm 硅圓片尺寸越來越大 8inch 12inch 芯片集成度越來越大 2000K 時鐘速度越來越高 500MHz 電源電壓 單位功耗越來越低 0 6V 布線層數(shù) I 0引腳越來越多 9層 1200 2020 3 30 15 摩爾定律 一個有關(guān)集成電路發(fā)展趨勢的著名預(yù)言 該預(yù)言直至今日依然準確 集成電路自發(fā)明四十年以來 集成電路芯片的集成度每三年翻兩番 而加工特征尺寸縮小倍 即由Intel公司創(chuàng)始人之一GordonE Moore博士1965年總結(jié)的規(guī)律 被稱為摩爾定律 2020 3 30 16 集成電路單片集成度和最小特征尺寸的發(fā)展曲線 2020 3 30 17 IC在各個發(fā)展階段的主要特征數(shù)據(jù) 2020 3 30 18 Intel sCPUYearofintroductionTransistors400419712 250800819722 500808019745 0008086197829 0002861982120 000386 processor1985275 000486 DXprocessor19891 180 000Pentium processor19933 100 000PentiumIIprocessor19977 500 000PentiumIIIprocessor199924 000 000Pentium4processor200042 000 000 Intel公司CPU芯片集成度的發(fā)展 2020 3 30 19 Intel公司第一代CPU 4004 電路規(guī)模 2300個晶體管生產(chǎn)工藝 10um最快速度 108KHz 2020 3 30 20 Intel公司CPU 386TM 電路規(guī)模 275 000個晶體管生產(chǎn)工藝 1 5um最快速度 33MHz 2020 3 30 21 Intel公司最新一代CPU Pentium 4 電路規(guī)模 4千2百萬個晶體管生產(chǎn)工藝 0 13um最快速度 2 4GHz 2020 3 30 22 集成電路今后的發(fā)展趨勢 在發(fā)展微細加工技術(shù)的基礎(chǔ)上 開發(fā)超高速度 超高集成度的IC芯片 利用先進工藝技術(shù) 設(shè)計技術(shù) 封裝技術(shù)和測試技術(shù)發(fā)展各種專用集成電路 ASIC 特別是開發(fā)更為復(fù)雜的片上系統(tǒng) SOC 不斷縮短產(chǎn)品上市時限 產(chǎn)品更新?lián)Q代的時間越來越短 2020 3 30 23 器件結(jié)構(gòu)類型集成度使用的基片材料電路的功能應(yīng)用領(lǐng)域 1 2集成電路的分類 2020 3 30 24 按器件結(jié)構(gòu)類型分類 雙極集成電路 主要由雙極型晶體管構(gòu)成NPN型雙極集成電路PNP型雙極集成電路金屬 氧化物 半導(dǎo)體 MOS 集成電路 主要由MOS晶體管 單極型晶體管 構(gòu)成NMOSPMOSCMOS 互補MOS 雙極 MOS BiMOS 集成電路 是同時包括雙極和MOS晶體管的集成電路 綜合了雙極和MOS器件兩者的優(yōu)點 但制作工藝復(fù)雜 2020 3 30 25 集成度 每塊集成電路芯片中包含的元器件數(shù)目 按晶體管數(shù)目劃分的集成電路規(guī)模 按集成度分類 2020 3 30 26 單片集成電路是指電路中所有的元器件都制作在同一塊半導(dǎo)體基片上的集成電路 在半導(dǎo)體集成電路中最常用的半導(dǎo)體材料是硅 除此之外還有GaAs等 混合集成電路厚膜集成電路薄膜集成電路 按使用的基片材料分類 2020 3 30 27 數(shù)字集成電路 DigitalIC 是指處理數(shù)字信號的集成電路 即采用二進制方式進行數(shù)字計算和邏輯函數(shù)運算的一類集成電路 模擬集成電路 AnalogIC 是指處理模擬信號 連續(xù)變化的信號 的集成電路 通常又可分為線性集成電路和非線性集成電路 線性集成電路 又叫放大集成電路 如運算放大器 電壓比較器 跟隨器等 非線性集成電路 如振蕩器 定時器等電路 數(shù)?；旌霞呻娐?Digital AnalogIC 例如數(shù)模 D A 轉(zhuǎn)換器和模數(shù) A D 轉(zhuǎn)換器等 按電路的功能分類 2020 3 30 28 標準通用集成電路通用集成電路是指不同廠家都在同時生產(chǎn)的用量極大的標準系列產(chǎn)品 這類產(chǎn)品往往集成度不高 然而社會需求量大 通用性強 專用集成電路根據(jù)某種電子設(shè)備中特定的技術(shù)要求而專門設(shè)計的集成電路簡稱ASIC 其特點是集成度較高功能較多 功耗較小 封裝形式多樣 按應(yīng)用領(lǐng)域分類 2020 3 30 29 自底向上 Bottom up 自底向上 的設(shè)計路線 即自工藝開始 先進行單元設(shè)計 在精心設(shè)計好各單元后逐步向上進行功能塊 子系統(tǒng)設(shè)計 直至最終完成整個系統(tǒng)設(shè)計 在模擬IC和較簡單的數(shù)字IC設(shè)計中 大多仍采用 自底向上 的設(shè)計方法 自頂向下 Top down 其設(shè)計步驟與 自底向上 步驟相反 設(shè)計者首先進行行為設(shè)計 其次進行結(jié)構(gòu)設(shè)計 接著把各子單元轉(zhuǎn)換成邏輯圖或電路圖 最后將電路圖轉(zhuǎn)換成版圖 1 3集成電路設(shè)計步驟 2020 3 30 30 VLSI數(shù)字IC的設(shè)計流圖 模擬IC的設(shè)計流圖 2020 3 30 31 全定制方法 Full CustomDesignApproach 半定制方法 Semi CustomDesignApproach 定制法可編程邏輯器件 PLD ProgrammableLogicDevice 設(shè)計方法 1 4集成電路設(shè)計方法 2020 3 30 32 全定制集成電路 Full CustomDesignApproach 適用于要求得到最高速度 最低功耗和最省面積的芯片設(shè)計 即在晶體管的層次上進行每個單元的性能 面積的優(yōu)化設(shè)計 每個晶體管的布局 布線均由人工設(shè)計 并需要人工生成所有層次的掩膜 一般為13層掩膜版圖 對每個器件進行優(yōu)化 芯片性能獲得最佳 芯片尺寸最小 一 全定制方法 2020 3 30 33 全定制集成電路優(yōu)點 所設(shè)計電路的集成度最高產(chǎn)品批量生產(chǎn)時單片IC價格最低可以用于模擬集成電路的設(shè)計與生產(chǎn)缺點 設(shè)計復(fù)雜度高 設(shè)計周期長費用高應(yīng)用范圍集成度極高且具有規(guī)則結(jié)構(gòu)的IC 如各種類型的存儲器芯片 對性能價格比要求高且產(chǎn)量大的芯片 如CPU 通信IC等 模擬IC 數(shù)模混合IC 2020 3 30 34 二 半定制方法 半定制集成電路 Semi CustomDesignApproach 即設(shè)計者在廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計 只需要生成諸如金屬布線層等幾個特定層次的掩膜 根據(jù)需求采用不同的半成品類型 2020 3 30 35 半定制的設(shè)計方法分為門陣列 GA GateArray 法和門海 GS SeaofGates 法兩種 門陣列 GA GateArray 有通道門陣列 就是在一個芯片上將預(yù)先制造完畢的形狀和尺寸完全相同的邏輯門單元以一定陣列的形式排列在一起 每個單元內(nèi)部含有若干器件 陣列間有規(guī)則布線通道 用以完成門與門之間的連接 未進行連線的半成品硅圓片稱為 母片 半定制方法 2020 3 30 36 母片 的示意圖 2020 3 30 37 門海 門海 SOC Sea of Gate 無通道門陣列 也是采用母片結(jié)構(gòu) 它可以將沒有利用的邏輯門作為布線區(qū) 而沒有指定固定的布線通道 以此提高布線的布通率并提供更大規(guī)模的集成度 門海設(shè)計技術(shù)是把由一對不共柵的P管和N管組成的基本單元鋪滿整個芯片 除I O區(qū)外 基本單元之間無氧化隔離區(qū) 布線通道不確定 宏單元連線在無用器件區(qū)上進行 2020 3 30 38 門海示意圖 門陣列生產(chǎn)步驟 1 母片制造 2 用戶連接和金屬布線層制造 2020 3 30 39 門陣列法設(shè)計流程圖 2020 3 30 40 門陣列方法的設(shè)計特點 設(shè)計周期短 設(shè)計成本低 適合設(shè)計適當規(guī)模 中等性能 要求設(shè)計時間短 數(shù)量相對較少的電路 不足 設(shè)計靈活性較低 門利用率低 芯片面積浪費 門海方法的設(shè)計特點 門利用率高 集成密度大 布線靈活 保證布線布通率 不足 仍有布線通道 增加通道是單元高度的整數(shù)倍 布線通道下的晶體管不可用 2020 3 30 41 定制法包括 標準單元 SC StandardCell 積木塊 BB BuildingBlockLayout 1 標準單元法概念 從標準單元庫中調(diào)用事先經(jīng)過精心設(shè)計的邏輯單元 排列成行 行間留有可調(diào)整的布線通道 再按功能要求將各內(nèi)部單元以及輸入 輸出單元連接起來 形成所需的專用電路 芯片布局 芯片中心是單元區(qū) 輸入 輸出單元和壓焊塊在芯片四周 基本單元具有等高不等寬的結(jié)構(gòu) 布線通道區(qū)沒有寬度的限制 利于實現(xiàn)優(yōu)化布線 三 定制方法 2020 3 30 42 標準單元 2020 3 30 43 標準單元法與門陣列法比較 SC法設(shè)計流程與GA法相似 但有若干基本的不同點 1 在門陣列法中邏輯圖是轉(zhuǎn)換成門陣列所具有的單元或宏單元 而標準單元法則轉(zhuǎn)換成標準單元庫中所具有的標準單元 2 門陣列設(shè)計時首先要選定某一種門復(fù)雜度的基片 因而門陣列的布局和布線是在最大的門數(shù)目 最大的壓焊塊數(shù)目 布線通道的間距都確定的前提下進行的 標準單元法則不同 它的單元數(shù) 壓焊塊數(shù)取決于具體設(shè)計的要求 而且布線通道的間距是可變的 當布線發(fā)生困難時 通道間距可以隨時加大 因而布局和布線是在一種不太受約束的條件下進行的 3 門陣列設(shè)計時只需要定制部分掩膜版 而標準單元設(shè)計后需要定制所有的各層掩膜版 2020 3 30 44 標準單元法與門陣列法相比的優(yōu)點 1 芯片面積的利用率比門陣列法要高 芯片中沒有無用的單元 也沒有無用的晶體管 2 可以保證100 的連續(xù)布通率 3 單元能根據(jù)設(shè)計要求臨時加以特殊設(shè)計并加入庫內(nèi) 因而可得到較佳的電路性能 4 可以與全定制設(shè)計法相結(jié)合 在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計的功能塊 2020 3 30 45 標準單元法也存在不足 1 原始投資大 單元庫的開發(fā)需要投入大量的人力物力 當工藝變化時 單元的修改工作需要付出相當大的代價 因而如何建立一個在比較長的時間內(nèi)能適應(yīng)技術(shù)發(fā)展的單元庫是一個突出問題 2 成本較高 由于掩膜版需要全部定制 芯片的加工也要經(jīng)過全過程 因而成本較高 只有芯片產(chǎn)量達到某一定額 幾萬至十幾萬 其成本才可接受 2020 3 30 46 2 積木塊法 BB 又稱通用單元設(shè)計法 與標準單元不同之處是 第一 它既不要求每個單元 或稱積木塊 等高 也不要求等寬 每個單元可根據(jù)最合理的情況單獨進行版圖設(shè)計 因而可獲得最佳性能 設(shè)計好的單元存入庫中備調(diào)用 第二 它沒有統(tǒng)一的布線通道 而是根據(jù)需要加以分配 通用單元法示意圖 2020 3 30 47 BB單元 較大規(guī)模的功能塊 如ROM RAM ALU或模擬電路單元等 單元可以用GA SC PLD或全定制方法設(shè)計 BB布圖特點 任意形狀的單元 一般為矩形或 L 型 任意位置 無布線通道 BB方法特點 較大的設(shè)計自由度 可以在版圖和性能上得到最佳的優(yōu)化 布圖算法在發(fā)展中 通道不規(guī)則 連線端口在單元四周 位置不規(guī)則 2020 3 30 48 四 可編程邏輯器件設(shè)計方法 PLD ProgrammableLogicDevice 可編程邏輯器件 這種器件實際上也是沒有經(jīng)過布線的門陣列電路 其完成的邏輯功能可以由用戶通過對其可編程的邏輯結(jié)構(gòu)單元 CLB 進行編程來實現(xiàn) 可編程邏輯器件主要有PAL CPLD FPGA等幾種類型 在集成度相等的情況下 其價格昂貴 只適用于產(chǎn)品試制階段或小批量專用產(chǎn)品 2020 3 30 49 可編程邏輯器件設(shè)計方法 概念 用戶通過生產(chǎn)商提供的通用器件 自行進行現(xiàn)場編程和制造 或者通過對 與 或 矩陣進行掩膜編程 構(gòu)造所需的專用集成電路 四種簡單PLD器件的比較 2020 3 30 50 幾種集成電路類型設(shè)計復(fù)雜度及費用比較FullCustom StandardCell GateArray PogrammableLogicDevice 從上至下單片價格 上漲開發(fā)費用 下降設(shè)計復(fù)雜度 下降 2020 3 30 51 不同產(chǎn)量時成本與設(shè)計方法的關(guān)系 2020 3 30 52 1 5電子設(shè)計自動化技術(shù)概論 隨著IC集成度的不斷提高 IC規(guī)模越來越大 復(fù)雜度越來越高 采用CAD輔助設(shè)計是必然趨勢 第一代IC設(shè)計CAD工具出現(xiàn)于20世紀60年代末70年代初 但只能用于芯片的版圖設(shè)計及版圖設(shè)計規(guī)則的檢查 第二代CAD系統(tǒng)隨著工作站 Workstation 的推出 出現(xiàn)于80年代 其不僅具有圖形處理能力 而且還具有原理圖輸入和模擬能力 如今CAD工具已進入了第三代 稱之為EDA系統(tǒng) 其主要標志是系統(tǒng)級設(shè)計工具的推出和邏輯設(shè)計工具的廣泛應(yīng)用 2020 3 30 53 EDA設(shè)計工具的選擇 EDA ElectronicDesignAutomation 電子設(shè)計自動化 隨著集成電路工藝的變化及電路規(guī)模的迅速增大 集成電路的設(shè)計復(fù)雜度越來越高 現(xiàn)今成功的集成電路設(shè)計必須采用EDA工具 它是能夠促進整個電子設(shè)計行業(yè)提高設(shè)計效率 并使設(shè)計人員的各種復(fù)雜工作變得比較容易進行的唯一有效手段 2020 3 30 54 EDA設(shè)計工具的種類 圖示 2020 3 30 55 工作站平臺上的主流EDA軟件簡介 1 CandenceEDA軟件 Candence公司為IC設(shè)計者提供了豐富的設(shè)計工具 包括 數(shù)字系統(tǒng)模擬工具Verilog XL 電路圖設(shè)計工具Composer 電路模擬工具Spectre AnalogArtist 射頻模擬工具SpectreRF 版圖編輯器VirtuosoLayout 布局布線工具Preview 版圖驗證工具Dracula等 2020 3 30 56 2 SynopsysEDA軟件 Synopsys公司在EDA業(yè)界以它的綜合工具而稱著 Synopsys提倡頂層設(shè)計 使用該公司的綜合工具 現(xiàn)今已有八成的ASIC是由頂層設(shè)計的 它支持VHDL全集 允許概念級驗證 可以自動生成特定工藝的門級網(wǎng)表 Synopsys公司2002年合并了Avant 公司之后 擁有了一系列深亞微米ASIC設(shè)計的專業(yè)化工具 包括優(yōu)秀的模擬工具Hspice 使得底層設(shè)計能力得到了提升 2020 3 30 57 3 MentorEDA軟件 具有EDA全線產(chǎn)品 包括 設(shè)計圖輸入 數(shù)字電路設(shè)計工具 模擬電路分析工具 數(shù) ?；旌想娐贩治龉ぞ?邏輯綜合工具 故障分析模擬工具 PCB設(shè)計 ASIC設(shè)計與校驗 自動測試矢量生成 ATPG 系統(tǒng)設(shè)計工具 數(shù)字信號處理 DSP 工具 FPGA設(shè)計等 2020 3 30 58 4 ZeniEDA軟件 九天 Zeni 系統(tǒng)是熊貓 Panda 系統(tǒng)的改進版 熊貓系統(tǒng)由我國在80年代后期自主開發(fā) 面向全定制和半定制大規(guī)模集成電路設(shè)計的EDA工具軟件 是具有可支持10萬元件規(guī)模設(shè)計能力的大型集成電路計算機輔助設(shè)計系統(tǒng) 九天 Zeni 系統(tǒng)包含3個子系統(tǒng) 覆蓋了集成電路設(shè)計的主要過程 包括 基于語言的和基于圖形的設(shè)計輸入 各個級別的設(shè)計正確性的模擬驗證 ZeniVDE 交互式的物理版圖設(shè)計 ZeniPDT 版圖正確性驗以及CAD數(shù)據(jù)庫 ZeniVERI 2020 3 30 59 EDA的四大要素 系統(tǒng)電路工具 語言 版圖 2020 3 30 60 幾個關(guān)鍵環(huán)節(jié) 系統(tǒng)建模綜合驗證布圖布線 2020 3 30 61 IC設(shè)計的兩大方面 前端設(shè)計后端設(shè)計 2020 3 30 62 1 6九天系統(tǒng)綜述 九天系統(tǒng)是一套完整的超大規(guī)模集成電路計算機輔助設(shè)計系統(tǒng) 它采用了分布式的 高效的數(shù)據(jù)統(tǒng)一管理方式 具有美觀 方便的用戶界面 為用戶創(chuàng)造了一個開放的集成電路設(shè)計環(huán)境 支持基于VHDL EDIF GDSII CIF SPICE CDL等多種標準的或通用的設(shè)計數(shù)據(jù)交換格式 可以方便地與Cadence ynopsys Mentor等其它設(shè)計系統(tǒng)進行設(shè)計轉(zhuǎn)換 九天系統(tǒng)主要由三部分設(shè)計工具組成 ZeniVDE ZeniVHDL VerilogDesignEnvironment ZeniPDT ZeniPhysicalDesignTool ZeniVERI ZeniVerify 這些工具覆蓋了從原理圖輸入到生成最終版圖的集成電路設(shè)計全過程 2020 3 30 63 九天系統(tǒng)設(shè)計全定制IC基本流程 九天系統(tǒng)設(shè)計全定制IC基本流程 2020 3 30 64 1 ZeniVDE的設(shè)計流程 ZeniVDE設(shè)計流程圖 2020 3 30 65 ZeniPDT設(shè)計流圖 2 ZeniPDT的設(shè)計流程 2020 3 30 66 3 ZeniVERI的設(shè)計流程 ZeniVER驗證流程圖 2020 3 30 67 受到IC制造工藝極限條件和具體工藝要求的限制 IC版圖設(shè)計在移交制造廠家前必須進行一系列的版圖驗證 以保確芯片的成品率 版圖數(shù)據(jù)基本驗證有 設(shè)計規(guī)則檢查 DRC 電氣規(guī)則驗證 ERC 電路與版圖一致性驗證 LVS 集成電路版圖驗證簡介 2020 3 30 68 設(shè)計規(guī)則檢查 DRC 包括最小線寬 最小圖形間距 最小接觸孔尺寸 柵和源漏區(qū)的最小交疊等 2020 3 30 69 電氣規(guī)則驗證 ERC 檢測有沒有電路意義的連接錯誤 如短路 開路 孤立布線 非法器件等 介于設(shè)計規(guī)則與行為級分析之間 不涉及電路行為 2020 3 30 70 電路與版圖一致性驗證 LVS 從版圖提取出的電路網(wǎng)表與從原理圖得到的網(wǎng)表進行比較 檢查兩者是否一致 主要用于保證進行電路功能和性能驗證之前避免物理設(shè)計錯誤