《集成電路設(shè)計(jì)上機(jī)實(shí)驗(yàn)報(bào)告集成電路上機(jī)參考模版.docx》由會(huì)員分享，可在線閱讀，更多相關(guān)《集成電路設(shè)計(jì)上機(jī)實(shí)驗(yàn)報(bào)告集成電路上機(jī)參考模版.docx（27頁珍藏版）》請?jiān)谘b配圖網(wǎng)上搜索。

集成電路設(shè)計(jì)上機(jī)實(shí)驗(yàn)報(bào)告 班級： 13020188 姓名： 樊雪偉 學(xué)號： 13020188022 2016年4月21日 目錄 一.簡單數(shù)字電路設(shè)計(jì) ……………………………………..3 （1）D觸發(fā)器設(shè)計(jì)…………………………………………3 （2）全加器設(shè)計(jì)……………………………………………8 （3）加/減法計(jì)數(shù)器設(shè)計(jì)…………………………………12 二.簡單模擬放大電路設(shè)計(jì)…………………………………19 三.手工繪制CMOS結(jié)構(gòu)Nand2或Nor2或Inv版圖………24 四．課程總結(jié)………………………………………………26 第一部分 簡單數(shù)字電路設(shè)計(jì) （1）D觸發(fā)器設(shè)計(jì) 1.1原理圖設(shè)計(jì) 原理圖分析： SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。當(dāng)SD=1且RD=0時(shí)(SD的非為0，RD的非為1，即在兩個(gè)控制端口分別從外部輸入的電平值，原因是低電平有效)，不論輸入端D為何種狀態(tài)，都會(huì)使Q=0，Q非=1，即觸發(fā)器置0；當(dāng)SD=0且RD=1(SD的非為1，RD的非為0）時(shí)，Q=1，Q非=0，觸發(fā)器置1，SD和RD通常又稱為直接置1和置0端。我們設(shè)它們均已加入了高電平，不影響電路的工作。 工作過程如下： 1）CP=0時(shí)，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時(shí)，由于Q3至Q5和Q4至Q6的反饋信號將這兩個(gè)門打開，因此可接收輸入信號D，Q5=D，Q6=Q5非=D非。 2）當(dāng)CP由0變1時(shí)觸發(fā)器翻轉(zhuǎn)。這時(shí)G3和G4打開，它們的輸入Q3和Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3非=D。 3）觸發(fā)器翻轉(zhuǎn)后，在CP=1時(shí)輸入信號被封鎖。這是因?yàn)镚3和G4打開后，它們的輸出Q3和Q4的 狀態(tài)是互補(bǔ)的，即必定有一個(gè)是0，若Q3為0，則經(jīng)G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在1狀態(tài)和阻止觸發(fā)器變?yōu)?狀態(tài)的作用，故該反饋線稱為置1維持線，置0阻塞線。Q4為0時(shí)，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發(fā)器維持在0狀態(tài)的作用，稱作置0維持線；Q4輸出至G3輸入的反饋線起到阻止觸發(fā)器置1的作用，稱為置1阻塞線。因此，該觸發(fā)器常稱為維持-阻塞觸發(fā)器。 總之，該觸發(fā)器是在CP正跳沿前接受輸入信號，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖，三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。與主從觸發(fā)器相比，同工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。 真值表 1.2 T-spice、仿真 參數(shù)設(shè)置 .tran 1N 500N .include "D:\tanner\tanner\TSpice70\models\ml1_typ.md .param l=1u .print tran v(D) v(CP) .print tran v(Q) v(NQ) 波形截圖 波形分析 如圖所示，第一和第二個(gè)上升沿到來時(shí)，D端輸入為高電平，此時(shí)Q輸出為低電平，而當(dāng)?shù)谌齻€(gè)上升沿到來時(shí)，我們可以看到D端輸入為低電平，此時(shí)在下一個(gè)上升沿到來之前Q端輸出為低電平，第五和第六個(gè)上升沿到來時(shí)D端輸入為高電平，此時(shí)Q端均為高電平，-Q電平與Q相反。 1.3 版圖繪制 版圖截圖 (1) 生成設(shè)計(jì)電路圖，原理圖與仿真的原理圖。不同的地方在于要加上電源，地以及輸入輸出PAD并且去掉信號源。 （2）輸出EDIF或TPR的網(wǎng)表。L-EDIT支持EDIF200，EDIF.LEVEL.0 關(guān)鍵詞LEVEL.0顯示網(wǎng)表類型。 （3）啟動(dòng)L-EDIT,用File>NEW生成你的設(shè)計(jì)文件（即版圖文件）這需要通過在NEW ……File的對話框COPY TDB Setup from file項(xiàng)中輸入你的單元庫文件名，從而將單元庫的工藝設(shè)置信息傳遞給設(shè)計(jì)文件（即版圖文件）。 （4）用File>save儲存設(shè)計(jì)文件。 (5) 選擇Tools>SPR>Set up出現(xiàn)SPR.setup對話框。指定標(biāo)準(zhǔn)單元庫文件名和網(wǎng)表文件。電源，地節(jié)點(diǎn)及在電路圖中所用的端口名（此名必須和標(biāo)準(zhǔn)單元的電源，地的端口名一致）。 （6）點(diǎn)擊Initialize setup按紐,此步會(huì)注入網(wǎng)表，并且用網(wǎng)表使信息初始化以下的設(shè)置對話框。 （7）點(diǎn)擊core set up 、Padframe set up和Pad Route set up的按紐。 （8）選擇Tools>SPR>Place and Route設(shè)置適當(dāng)參數(shù)。 （9） Run。 1.4 小結(jié) D觸發(fā)器在時(shí)鐘脈沖CP的前沿（正跳變0→1）發(fā)生翻轉(zhuǎn)，觸發(fā)器的次態(tài)取決于CP的脈沖上升沿到來之前D端的狀態(tài)，即次態(tài)=D。因此，它具有置0、置1兩種功能。由于在CP=1期間電路具有維持阻塞作用，所以在CP=1期間，D端的數(shù)據(jù)狀態(tài)變化，不會(huì)影響觸發(fā)器的輸出狀態(tài)。 D觸發(fā)器應(yīng)用很廣，可用做數(shù)字信號的寄存，移位寄存，分頻和波形發(fā)生器等。 （2）全加器設(shè)計(jì) 2.1原理圖設(shè)計(jì) （sedit截圖） 原理圖分析： 加器是能夠計(jì)算低位進(jìn)位的二進(jìn)制加法電路。與半加器相比,全加器不只考慮本位計(jì)算結(jié)果是否有進(jìn)位,也考慮上一位對本位的進(jìn)位,可以把多個(gè)一位全加器級聯(lián)后做成多位全加器. 一位全加器(FA)的邏輯表達(dá)式為： S=A⊕B⊕Cin Co=ACin+BCin+AB 其中A,B為要相加的數(shù)，Cin為進(jìn)位輸入；S為和，Co是進(jìn)位輸出； 如果要實(shí)現(xiàn)多位加法可以進(jìn)行級聯(lián)，就是串起來使用；比如32位+32位，就需要32個(gè)全加器；這種級聯(lián)就是串行結(jié)構(gòu)速度慢，如果要并行快速相加可以用超前進(jìn)位加法， 超前進(jìn)位加法前查閱相關(guān)資料； 如果將全加器的輸入置換成A和B的組合函數(shù)Xi和Y（S0…S3控制）,然后再將X,Y和進(jìn)位數(shù)通過全加器進(jìn)行全加，就是ALU的邏輯結(jié)構(gòu)結(jié)構(gòu)。 即 X=f（A，B) Y=f（A，B） 不同的控制參數(shù)可以得到不同的組合函數(shù),因而能夠?qū)崿F(xiàn)多種算術(shù)運(yùn)算和邏輯運(yùn)算。 2.2 T-spice、仿真 波形截圖 波形分析 如上仿真波形所示，我們可以看出A端和B端為輸入端口，即兩者是加數(shù)，而C端口是低位向高位進(jìn)位時(shí)的第三的加數(shù)，三者相加便可以得到兩個(gè)二進(jìn)制位比特，高位為C1，低位為S，當(dāng)A=B=1,C=0時(shí)，C1=1，S=0；A=B=1，C=1時(shí)，C1=1，S=1； A=B=0,C=1時(shí)，C1=0，S=1；A=B=0,C=0時(shí)，C1=S=0；從以上分析可以看出此波形符合全加器的真值表，功能正確。 2.3 版圖繪制 2.4 小結(jié) 相對于一位加法器，還有兩位、三位、四位、等多位加法器，此時(shí)要從低位向高位依次進(jìn)行一位全加器的計(jì)算，當(dāng)然通過提前進(jìn)位的方式可以減少計(jì)算的時(shí)間。 （3）加/減法計(jì)數(shù)器設(shè)計(jì) 3.1原理圖設(shè)計(jì) 計(jì)數(shù)器是最常用的時(shí)序電路之一，可用來計(jì)數(shù)、分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖以及其他時(shí)序信號。但計(jì)數(shù)器分類有很多，有同步計(jì)數(shù)器和異步計(jì)數(shù)器、加計(jì)數(shù)器、減計(jì)數(shù)器和可逆計(jì)數(shù)器、二進(jìn)制計(jì)數(shù)器、BCD碼計(jì)數(shù)器、循環(huán)碼計(jì)數(shù)器。本次設(shè)計(jì)的是四位異步二進(jìn)制加法計(jì)數(shù)器。 原理圖分析：四位二進(jìn)制異步加法計(jì)數(shù)器 1.四位異步二進(jìn)制計(jì)數(shù)器邏輯圖，它由4個(gè)T觸發(fā)器組成。計(jì)數(shù)脈沖CP加至?xí)r鐘脈沖輸入端，每輸入一個(gè)計(jì)數(shù)脈沖，U1將翻轉(zhuǎn)一次。U2、U3和U4都以前級觸發(fā)器的/Q端輸出作為觸發(fā)信號，當(dāng)Q0端由1變成0時(shí)，即/Q0由0變成1時(shí),U1翻轉(zhuǎn),其余類推。/R端是用來清零端,只能全部置0,/S端是用來置1端,只能全部置1。 2.四位二進(jìn)制異步加法計(jì)數(shù)器的實(shí)現(xiàn)：首先是將每個(gè)T觸發(fā)器的/Q端與D端相連，構(gòu)成T觸發(fā)器，然后按照先前的構(gòu)思連接電路，加法計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端為CP，全部清0端為/R，全部置1端為/S，輸出端由低位到高為分別為Q0、Q1、Q2、Q3。 3.2 T-spice、仿真 參數(shù)設(shè)置 * SPICE netlist written by S-Edit Win32 2.06 * Written on Apr 22, 2016 at 10:27:29 .tran 1n 100n START=0 .include "C:\Program Files\Tanner EDA\T-Spice Pro\models\ml1_typ.md" .print tran v(CP) v(Q1) v(Q2) v(Q3) v(Q4) v(Q5) .param l=1u * Waveform probing commands .probe .options probefilename="Module0.dat" + probesdbfile="C:\Users\Administrator\Desktop\File03.sdb" + probetopmodule="Module0" * No Ports in cell: PageID_Tanner * End of module with no ports: PageID_Tanner .SUBCKT DFFC ClB Clk Data Q QB Gnd Vdd M8 5 Data Gnd Gnd NMOS W=15*l L=2*l AS=15*l*l AD=109.444*l*l PS=17*l PD=45.5556*l M=1 M7 4 CB 5 Gnd NMOS W=15*l L=2*l AS=45*l*l AD=15*l*l PS=21*l PD=17*l M=1 M12 7 10 8 Gnd NMOS W=15*l L=2*l AS=15*l*l AD=45*l*l PS=17*l PD=21*l M=1 M11 4 C 7 Gnd NMOS W=15*l L=2*l AS=45*l*l AD=45*l*l PS=21*l PD=21*l M=1 M21 13 10 Gnd Gnd NMOS W=15*l L=2*l AS=15*l*l AD=123*l*l PS=17*l PD=50*l M=1 M20 12 C 13 Gnd NMOS W=15*l L=2*l AS=45*l*l AD=15*l*l PS=21*l PD=17*l M=1 M26 QB ClB 14 Gnd NMOS W=22*l L=2*l AS=22*l*l AD=87.4054*l*l PS=24*l PD=34.4865*l M=1 M24 12 CB QB Gnd NMOS W=15*l L=2*l AS=45*l*l AD=59.5946*l*l PS=21*l PD=23.5135*l M=1 M29 Q 12 Gnd Gnd NMOS W=22*l L=2*l AS=185*l*l AD=66*l*l PS=64*l PD=28*l M=1 M27 14 Q Gnd Gnd NMOS W=22*l L=2*l AS=66*l*l AD=22*l*l PS=28*l PD=24*l M=1 M2 CB Clk Gnd Gnd NMOS W=6*l L=2*l AS=43.7778*l*l AD=42*l*l PS=18.2222*l PD=26*l M=1 M4 C CB Gnd Gnd NMOS W=6*l L=2*l AS=43.7778*l*l AD=36*l*l PS=18.2222*l PD=24*l M=1 M13 8 ClB Gnd Gnd NMOS W=15*l L=2*l AS=45*l*l AD=15*l*l PS=21*l PD=17*l M=1 M17 10 4 Gnd Gnd NMOS W=15*l L=2*l AS=72*l*l AD=45*l*l PS=42*l PD=21*l M=1 * Page Size: 5x7 * S-Edit D Flip-Flop with Clear (TIB) * Designed by: J. Luo Apr 22, 2016 10:18:48 * Schematic generated by S-Edit * from file C:\Users\Administrator\Desktop\File03 / module DFFC / page Page0 M6 4 C 3 Vdd PMOS W=17*l L=2*l AS=73.6667*l*l AD=17*l*l PS=29.1429*l PD=19*l M=1 M5 3 Data Vdd Vdd PMOS W=17*l L=2*l AS=17*l*l AD=124.276*l*l PS=19*l PD=48.069*l M=1 M10 4 CB 6 Vdd PMOS W=14*l L=2*l AS=14*l*l AD=60.6667*l*l PS=16*l PD=24*l M=1 M9 6 10 Vdd Vdd PMOS W=14*l L=2*l AS=84*l*l AD=14*l*l PS=40*l PD=16*l M=1 M19 12 CB 11 Vdd PMOS W=16*l L=2*l AS=48*l*l AD=16*l*l PS=22*l PD=18*l M=1 M18 11 10 Vdd Vdd PMOS W=16*l L=2*l AS=16*l*l AD=96*l*l PS=18*l PD=44*l M=1 M23 12 C QB Vdd PMOS W=16*l L=2*l AS=54.4*l*l AD=48*l*l PS=24*l PD=22*l M=1 M22 QB ClB Vdd Vdd PMOS W=24*l L=2*l AS=72*l*l AD=81.6*l*l PS=30*l PD=36*l M=1 M14 9 ClB Vdd Vdd PMOS W=9*l L=2*l AS=51.75*l*l AD=27.45*l*l PS=23.25*l PD=15.3*l M=1 M28 Q 12 Vdd Vdd PMOS W=27*l L=2*l AS=143*l*l AD=111*l*l PS=66*l PD=66*l M=1 M1 CB Clk Vdd Vdd PMOS W=6*l L=2*l AS=36*l*l AD=43.8621*l*l PS=24*l PD=16.9655*l M=1 M3 C CB Vdd Vdd PMOS W=6*l L=2*l AS=36*l*l AD=43.8621*l*l PS=24*l PD=16.9655*l M=1 M15 4 CB 9 Vdd PMOS W=11*l L=2*l AS=33.55*l*l AD=47.6667*l*l PS=18.7*l PD=18.8571*l M=1 M16 10 4 Vdd Vdd PMOS W=15*l L=2*l AS=90*l*l AD=86.25*l*l PS=42*l PD=38.75*l M=1 M25 QB Q Vdd Vdd PMOS W=24*l L=2*l AS=114*l*l AD=72*l*l PS=60*l PD=30*l M=1 .ENDS * Main circuit: Module0 XDFFC_1 N4 N3 N16 Q2 N16 Gnd Vdd DFFC XDFFC_2 N4 CP N3 Q1 N3 Gnd Vdd DFFC XDFFC_3 N4 N16 N6 Q3 N6 Gnd Vdd DFFC XDFFC_4 N4 N6 N1 Q4 N1 Gnd Vdd DFFC v1 Vdd Gnd 5.0 v2 N4 Gnd 5.0 v3 CP Gnd pulse(0.0 5.0 0 1n 1n 5n 10n) * End of main circuit: Module0 波形截圖 3.3 版圖繪制 版圖截圖 3.4 小結(jié) 異步二進(jìn)制加法計(jì)數(shù)器的工作特點(diǎn)是：高位觸發(fā)器在低一位觸發(fā)器的輸出信號Q出現(xiàn)下降沿的時(shí)候翻轉(zhuǎn)；異步二進(jìn)制減法計(jì)數(shù)器的工作特點(diǎn)是：高位觸發(fā)器在低一位觸發(fā)器的輸出信號Q出現(xiàn)下降沿的時(shí)候翻轉(zhuǎn)。 第二部分 簡單模擬放大電路設(shè)計(jì) 簡述設(shè)計(jì)的電路的功能。 差分放大電路對共模輸入信號有很強(qiáng)的抑制能力，對差模信號卻沒有多大的影響，因此差分放大電路一般做集成運(yùn)算的輸入級和中間級，可以抑制由外界條件的變化帶給電路的影響，如溫度噪聲等。你可以去找一些集成電路看一下，第一級基本上都是差分放大。 原理圖設(shè)計(jì) 原理圖分析： 差放的外信號輸入分差模和共模兩種基本輸入狀態(tài)。當(dāng)外信號加到兩輸入端子之間，使兩個(gè)輸入信號Vi1、Vi2的大小相等、極性相反時(shí)，稱為差模輸入狀態(tài)。此時(shí)，外輸入信號稱為差模輸入信號，以Vid表示，且有: 當(dāng)外信號加到兩輸入端子與地之間，使Vi1、Vi2大小相等、極性相同時(shí)，稱為共模輸入狀態(tài)，此時(shí)的外輸入信號稱為共模輸入信號，以Vic表示，且 : 當(dāng)輸入信號使Vi1、Vi2的大小不對稱時(shí)，輸入信號可以看成是由差模信號Vid和共模信號Vic兩部分組成，其中動(dòng)態(tài)時(shí)分差模輸入和共模輸入兩種狀態(tài)。 (1)對差模輸入信號的放大作用 當(dāng)差模信號Vid輸入(共模信號Vic=0)時(shí)，差放兩輸入端信號大小相等、極性相反，即Vi1=－Vi2=Vid/2,因此差動(dòng)對管電流增量的大小相等、極性相反，導(dǎo)致兩輸出端對地的電壓增量， 即差模輸出電壓Vod1、Vod2大小相等、極性相反，此時(shí)雙端輸出電壓Vo=Vod1－Vod2=2Vod1=Vod,可見，差放能有效地放大差模輸入信號。 要注意的是：差放公共射極的動(dòng)態(tài)電阻Rem對差模信號不起(負(fù)反饋)作用。 (2)對共模輸入信號的抑制作用 當(dāng)共模信號Vic輸入(差模信號Vid=0)時(shí)，差放兩輸入端信號大小相等、極性相同，即Vi1=vI2=Vic,因此差動(dòng)對管電流增量的大小相等、極性相同，導(dǎo)致兩輸出端對地的電壓增量， 即差模輸出電壓Voc1、Voc2大小相等、極性相同，此時(shí)雙端輸出電壓Vo=Voc1－Voc2=0,可見，差放對共模輸入信號具有很強(qiáng)的抑制能力。[1] 此外，在電路對稱的條件下，差放具有很強(qiáng)的抑制零點(diǎn)漂移及抑制噪聲與干擾的能力。 性能衡量指標(biāo) Ad是差模信號放大倍數(shù)、Ac共模信號放大倍數(shù)。 越大電路的性能也就愈好。因此增大Re是改善共模抑制比的基本措施。 T-spice、仿真 參數(shù)設(shè)置 *SPICEnetlistwrittenbyS-EditWin322.06 *WrittenonApr21,2016at20:24:28 .tran1m100mSTART=0 .include"C:\ProgramFiles\TannerEDA\T-SpicePro\models\ml1_typ.md" .printtranv(A)v(B)v(C) .paraml=1u *Waveformprobingcommands .probe .optionsprobefilename="C:\ProgramFiles\TannerEDA\T-SpicePro\Module0.dat" +probesdbfile="E:\File0.sdb" +probetopmodule="Module0" *Maincircuit:Module0 M1N5BCN5NMOSL=2uW=100uAD=66pPD=24uAS=66pPS=24u M2N1AN5N5NMOSL=2uW=100uAD=66pPD=24uAS=66pPS=24u M3N5N2GndGndNMOSL=2uW=40uAD=66pPD=24uAS=66pPS=24u M4CN1N3N3PMOSL=10uW=22uAD=66pPD=24uAS=66pPS=24u M5N3N1N1N3PMOSL=10uW=22uAD=66pPD=24uAS=66pPS=24u v6N2Gnd1.5 v7N3Gnd5.0 v8AGnd2.2 v9BGndsin2.20.015000.00.00.0 *Endofmaincircuit:Module0 波形截圖 波形分析 圖中可以看出經(jīng)過差分對放大電路我們可以將一個(gè)輸入很小的交流信號轉(zhuǎn)換為一個(gè)幅度很高的交流信號而且其頻率不變。 版圖繪制 （1）、生成設(shè)計(jì)電路圖。此原理圖與仿真的原理圖不同的地方在于要加上電源、地以及輸入、輸出PAD，并且去掉信號源。 （2）、輸出EDIF或TPR的網(wǎng)表。L-EDIT支持EDIF200,EDIF level 0,關(guān)鍵詞Level 0,顯示網(wǎng)表類型。 （3）、啟動(dòng)L-EDIT。 用File>New生成你的設(shè)計(jì)文件（即版圖文件）。這需要通過在New File的對話框 Copy TDB setup from file 項(xiàng)中輸入你的單元庫文件名，從而將單元庫的工藝設(shè)置信息傳遞給設(shè)計(jì)文件（即版圖文件）。 （4）、用File>Save 儲存設(shè)計(jì)文件。 （5）、選擇Tools>SPR>Setup。出現(xiàn)SPR Setup對話框，指定標(biāo)準(zhǔn)單元庫文件名和網(wǎng)表文件，電源、地節(jié)點(diǎn)及在電路圖中所用的端口名。（此名必須和標(biāo)準(zhǔn)單元的電源、地的端口名稱一致）。 （6）、 點(diǎn)擊Initialize Setup按鈕。此步會(huì)讀入網(wǎng)表并且用網(wǎng)表的信息初始化以下的設(shè)置對話框。 （7）、點(diǎn)擊 Core Setup, Padframe Setup和 Pad Route Setup 的按鈕。 （8）、選擇Tools>SPR>Place and Route。設(shè)置適當(dāng)?shù)膮?shù)。 （9）、點(diǎn)擊Run 按鈕。 版圖截圖 小結(jié) 第三部分 手工繪制CMOS結(jié)構(gòu)Nand2或Nor2或Inv版圖 敘述繪制的方法 （1）、生成設(shè)計(jì)電路圖。此原理圖與仿真的原理圖不同的地方在于要加上電源、地以及輸入、輸出PAD，并且去掉信號源。 （2）、輸出EDIF或TPR的網(wǎng)表。L-EDIT支持EDIF200,EDIF level 0,關(guān)鍵詞Level 0,顯示網(wǎng)表類型。 （3）、啟動(dòng)L-EDIT。 用File>New生成你的設(shè)計(jì)文件（即版圖文件）。這需要通過在New File的對話框 Copy TDB setup from file 項(xiàng)中輸入你的單元庫文件名，從而將單元庫的工藝設(shè)置信息傳遞給設(shè)計(jì)文件（即版圖文件）。 （4）、用File>Save 儲存設(shè)計(jì)文件。 （5）、選擇Tools>SPR>Setup。出現(xiàn)SPR Setup對話框，指定標(biāo)準(zhǔn)單元庫文件名和網(wǎng)表文件，電源、地節(jié)點(diǎn)及在電路圖中所用的端口名。（此名必須和標(biāo)準(zhǔn)單元的電源、地的端口名稱一致）。 （6）、 點(diǎn)擊Initialize Setup按鈕。此步會(huì)讀入網(wǎng)表并且用網(wǎng)表的信息初始化以下的設(shè)置對話框。 （7）、點(diǎn)擊 Core Setup, Padframe Setup和 Pad Route Setup 的按鈕。 （8）、選擇Tools>SPR>Place and Route。設(shè)置適當(dāng)?shù)膮?shù)。 （9）、點(diǎn)擊Run 按鈕。 繪制過程中的截圖 小結(jié)： 對于設(shè)計(jì)的版圖是否能夠達(dá)到優(yōu)異的性能，需要通過提取版圖上的寄生參數(shù)，對含有版圖寄生參數(shù)的電路進(jìn)行仿真才能知道，很多時(shí)候版圖上錯(cuò)誤的走線，布圖方法會(huì)導(dǎo)致致命的錯(cuò)誤。 對于CMOS與非門版圖設(shè)計(jì)，需要進(jìn)行以下仿真：給CMOS與非門的輸入以不同的階越信號的輸入，觀察CMOS與非門的輸出信號的變化。 通過這次與非門的實(shí)驗(yàn)，我更加熟練地學(xué)會(huì)了layout的過程，已經(jīng)能夠獨(dú)立完成電路圖、版圖的制作和電路的仿真、寄生參數(shù)提取、電路后仿真。這次實(shí)驗(yàn)完成后，我在做整個(gè)比較器設(shè)計(jì)的時(shí)候，我再次對這次設(shè)計(jì)的與非門進(jìn)行了一些修改，主要是優(yōu)化了面積，改善了輸入輸出端的位置，使我能在布局比較器的時(shí)候更方便?？梢娢业谝淮卧O(shè)計(jì)出來的版圖還是有很多地方欠考慮的，特別的面積沒有做最好的優(yōu)化，我在后面的實(shí)驗(yàn)中做了一些完善，最后還是完成了面積比較理想的完整的比較器。 第四部分 課程總結(jié) 通過本次課程設(shè)計(jì)，使我對集成設(shè)計(jì)的基本流程有了進(jìn)一步的了解，操作、動(dòng)手能力方面也得到了很大的提高，熟悉并掌握了軟件的基本操作。在理論課的基礎(chǔ)上進(jìn)行課程設(shè)計(jì)，是對本門課程的深入學(xué)習(xí)和掌握重要保障。 在本次課程設(shè)計(jì)過程中我遇到一些課堂中從未有過的問題，通過網(wǎng)絡(luò)查找和同學(xué)交流，以及請教老師，大大促進(jìn)了課程設(shè)計(jì)的進(jìn)程。并在過程中進(jìn)一步提高自身的創(chuàng)作、創(chuàng)新水平，扎實(shí)基礎(chǔ)，擴(kuò)展所學(xué)。另外，經(jīng)過整個(gè)設(shè)計(jì)過程，我深深體會(huì)到搞工程設(shè)計(jì)不是一件簡單的，輕松的事情，他需要一定的耐心，鉆研的精神和定力。最主要的是知識面要廣，手頭可查閱的資料要多及具備一定的自我學(xué)習(xí)能力才行。 在這次最大的收獲還是提高自己的動(dòng)手能力，完全有自己完成電路圖到版圖的設(shè)計(jì)以及最后的驗(yàn)證，熟悉整了個(gè)操作過程。因此本次課程設(shè)計(jì)對于提高自身在版圖設(shè)計(jì)方面能力起到重要的作用。