呂梁學院2016屆畢業(yè)論文（設計）開題報告（學生用表）系（部）：物理系 專業(yè)：電子信息工程 班級：課題名稱基于VHDL語言的數(shù)字鐘系統(tǒng)設計指導教師學生學號1.課題來源及意義： 時間是一個抽象的概念，是物質(zhì)運動變化的持續(xù)性、順序性的表現(xiàn)。在日常生活中，時間的衡量以及衡量時間的工具對人們有著重要作用。而鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便。伴隨著集成電路技術的發(fā)展,電子設計自動化(EDA)技術逐漸成為數(shù)字電路設計的重要手段。超大規(guī)?？删幊踢壿嬈骷荅DA得以實現(xiàn)的硬件基礎, 具有硬件測試和實現(xiàn)快捷、開發(fā)效率高、 技術維護簡單、成本低、工作可靠性好等特點?，F(xiàn)場可編程門陣列（FPGA）是超大規(guī)?？删幊踢壿嬈骷械囊环N.基于FPGA的多功能數(shù)字鐘的設計，極大地擴展了傳統(tǒng)數(shù)字鐘的功能。與傳統(tǒng)電路相比，F(xiàn)PGA具有可編程、高集成度、高可靠性和高速等優(yōu)點1，這使得數(shù)字鐘的設計與應用更具靈活性與實用性。2. 國內(nèi)外發(fā)展狀況及研究背景： 當今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設計上的顯著區(qū)別是大量使用大規(guī)模可編程邏輯器件，使產(chǎn)品的性能提高，體積縮小，功耗降低。同時廣泛運用現(xiàn)代計算機技術，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。EDA技術正是為了適應現(xiàn)代電子技術的要求，吸收眾多學科最新科技成果而形成的一門新技術。EDA采用硬件描述語言進行電路與系統(tǒng)的設計, 具有系統(tǒng)級仿真和綜合能力。超大規(guī)?？删幊踢壿嬈骷?EDA 得以實現(xiàn)的硬件基礎, 具有硬件測試和實現(xiàn)快捷、開發(fā)效率高、技術維護簡單、成本低、工作可靠性好等特點?，F(xiàn)場可編程門陣列( FPGA) 是超大規(guī)模可編程邏輯器件中的一種, 可以根據(jù)不同的配置模式, 采用不同的編程方式, 能夠反復使用,無需專用的 FPGA 編程器, 只要換一片 EPROM 芯片即可修改 FPGA 功能。因此, 基于 FPGA 的電路設計過程更加靈活且通用性更好。QuartusII 軟件是進行 FPGA 設計的操作平臺, 它是由Altera 公司開發(fā)的進行基于 EDA 技術的可編程邏輯器件設計的一種設計軟 件, 其功能強大、界面友好、使用便捷。QuartusII 軟件集成了Altera 公司的可編程邏輯器件開發(fā)流程中所涉及的幾乎所有的工具和第三方軟件接口, 可以創(chuàng)建、組織和管理用戶的設計。主要能夠?qū)崿F(xiàn)設計輸入、綜合、布局布線、時序分析、仿真、編程和配置、系統(tǒng)級設計、軟件開發(fā)、時序逼近、調(diào)試和工程更改管理的功能1。運用現(xiàn)代電子技術不斷創(chuàng)新的數(shù)字鐘，功能增多，性能提升，不斷滿足人們的日常生活需求。3. 研究目標和內(nèi)容： 1）研究目標：設計一個基于FPGA的數(shù)字鐘系統(tǒng)。 2）研究內(nèi)容有：具有時分秒計數(shù)顯示功能；以24小時循環(huán)計時;數(shù)碼管動態(tài)顯示時，分；具有清零，調(diào)節(jié)小時，分鐘，以及整點報時功能。4.研究方法：本設計給出了一種基于FPGA的多功能數(shù)字鐘方法，采用EDA技術，以FPGA為設計載體，VHDL語言為硬件描述語言，QuartusII作為運行程序的平臺，編寫的程序經(jīng)過調(diào)試運行，波形仿真驗證，下載到EDA實驗箱的FPGA芯片，實現(xiàn)了設計目標。具體分析如下：分頻模塊設計,將系統(tǒng)外部提供的50MHz時鐘信號進行分頻處理，分別產(chǎn)生1Hz的秒計時脈沖信號、整點報時所需的1kHz和500Hz的脈沖信號。在QuartusII 軟件中輸入所設計的分頻程序，同時進行功能仿真和波形仿真，驗證設計的正確性。功能選擇模塊設計，使數(shù)字鐘具有3種工作模式: 計時、校時、復位,并能夠進行手動校時、校分, 因此給系統(tǒng)設置2個按鍵“校時”和“復位”, 分別進行工作模式選擇、手動校時和系統(tǒng)復位。 計時與時間調(diào)整模塊，分為時計數(shù)、分計數(shù)和秒計數(shù)3個子模塊。其中, 時計數(shù)子模塊為二十四進制計數(shù)器, 分計數(shù)和秒計數(shù)子模塊均為六十進制計數(shù)器。同時分計數(shù)子模塊和時計數(shù)子模塊還要接收功能選擇模塊輸出的分鐘調(diào)整信號和小時調(diào)整信號, 進行時間校準。整點報時模塊設計，掃描模塊程序, 進行功能仿真驗證設計的正確。顯示驅(qū)動模塊設計，輸入所設計的顯示驅(qū)動模塊程序，選用共陰極數(shù)碼管。顯示掃描模塊設計，在進行時間校準的時候, 顯示掃描模塊要接受功能選擇模塊的控制命令, 向數(shù)碼管輸出控制信號, 使被調(diào)整位的數(shù)碼管閃爍。整點報時模塊蜂鳴器顯示掃描模塊顯示驅(qū)動模塊顯示器控制按鈕計時與時間調(diào)整模塊功能模式選擇模塊時鐘源分頻模塊 數(shù)字鐘電路設計結構圖5.進度安排： 2015.11.09-2016.03.11 查資料，寫開題報告，并完成總體方案的設計，包括電路設計，程序設計，撰寫開題報告； 2016.03.12-2016.03.13 開題報告答辯； 2016.03.14-2016.03.22 硬件電路搭建； 2016.03.23-2016.04.05 軟件編程； 2016.04.05-2016.04.17 完成系統(tǒng)調(diào)試或軟件仿真； 2016.04.18-2016.05.14 撰寫畢業(yè)論文初稿； 2016.05.15-2016.05.22 設計修改完善,完成論文終稿； 2016.05.23-2016.05.29畢業(yè)論文答辯。6.實驗方案的可行性分析和已具備的實驗條件： 1）可行性分析: 基于VHDL語音，以FPGA平臺為基礎，在QuartusII開發(fā)環(huán)境下設計數(shù)字鐘，實現(xiàn)顯示功能，計時功能，清零、調(diào)節(jié)功能，以及整點報時功能。本設計將從由以下六大模塊組成：分頻模塊、功能模式選擇模塊、計時與調(diào)節(jié)模塊、顯示驅(qū)動模塊、顯示掃描模塊、整點報時模塊。在FPGA開發(fā)板上，使用VHDL語言實現(xiàn)分頻模塊，根據(jù)頻率信號的不同實現(xiàn)整點報時以及驅(qū)動譯碼顯示；計時模塊將兩個60進制計時器和一個24進制計時器級聯(lián)，采用同步時序電路實現(xiàn)；在數(shù)字鐘電路設計中增加兩個按鈕，實現(xiàn)小時與分的調(diào)整；在FPGA開發(fā)板設有6位8段共陽極數(shù)碼管2，實現(xiàn)譯碼顯示模塊。將系統(tǒng)模塊在QuartusII 環(huán)境下進行原理圖設計和程序編寫，并編譯和仿真，可以得到符合設計的仿真波形，方案具有可行性。然后在FPGA開發(fā)板上進行檢測和調(diào)試，檢驗設計是否成功。 2）具備的實驗條件：FPGA開發(fā)板，QuartusII開發(fā)壞境7.參考文獻：1高銳. 基于FPGA的數(shù)字鐘電路設計J. 中國制造業(yè)信息化,2012,09:57-60+64.2紀欣然,丁一,梁致源. 基于FPGA的多功能數(shù)字鐘設計J. 電子設計工程,2012,16:177-179.3劉艷昌,王娜. 基于FPGA的多功能數(shù)字鐘設計J. 河南科技學院學報(自然科學版),2013,02:89-94.4王術群. 基于FPGA數(shù)字鐘的設計與實現(xiàn)J. 西南民族大學學報(自然科學版),2011,S1:104-107.5崔剛, 陳文楷. 基于FPGA的數(shù)字鐘設計J. 現(xiàn)代電子技術, 2004, 27(22):102-103.6樊永寧, 張曉麗. 基于VHDL的多功能數(shù)字鐘的設計J. 工礦自動化, 2006(3):92-94.7萬春迎. 基于VHDL的數(shù)字時鐘設計J. 科技信息, 2008(27).8徐大詔. 基于FPGA實現(xiàn)的數(shù)字鐘設計J. 信息技術, 2009, 33(12):101-104.指導教師意見：（簽字） 年 月 日注：本表可根據(jù)內(nèi)容續(xù)頁。