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第一章 1． 按規(guī)模劃分，集成電路的發(fā)展已經(jīng)經(jīng)歷了哪幾代？它的發(fā)展遵循了一條業(yè)界著名的定律，請說出是什么定律？ 晶體管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。MOORE定律 2． 什么是無生產(chǎn)線集成電路設(shè)計？列出無生產(chǎn)線集成電路設(shè)計的特點和環(huán)境。 擁有設(shè)計人才和技術(shù)，但不擁有生產(chǎn)線。特點：電路設(shè)計，工藝制造，封裝分立運行。環(huán)境：IC產(chǎn)業(yè)生產(chǎn)能力剩余，人們需要更多的功能芯片設(shè)計 3． 多項目晶圓（MPW）技術(shù)的特點是什么？對發(fā)展集成電路設(shè)計有什么意義？ MPW：把幾到幾十種工藝上兼容的芯片拼裝到一個宏芯片上，然后以步行的方式排列到一到多個晶圓上。意義：降低成本。 4． 集成電路設(shè)計需要哪四個方面的知識？ 系統(tǒng)，電路，工具，工藝方面的知識 第二章 1． 為什么硅材料在集成電路技術(shù)中起著舉足輕重的作用? 原材料來源豐富，技術(shù)成熟，硅基產(chǎn)品價格低廉 2．GaAs和InP材料各有哪些特點? P10,11 3．怎樣的條件下金屬與半導(dǎo)體形成歐姆接觸？怎樣的條件下金屬與半導(dǎo)體形成肖特基接觸？ 接觸區(qū)半導(dǎo)體重摻雜可實現(xiàn)歐姆接觸，金屬與摻雜半導(dǎo)體接觸形成肖特基接觸 4．說出多晶硅在CMOS工藝中的作用。 P13 5．列出你知道的異質(zhì)半導(dǎo)體材料系統(tǒng)。 GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎樣形成的，有什么特點? SOI絕緣體上硅，可以通過氧隔離或者晶片粘結(jié)技術(shù)完成。特點：電極與襯底之間寄生電容大大減少，器件速度更快，功率更低 7. 肖特基接觸和歐姆型接觸各有什么特點？ 肖特基接觸：阻擋層具有類似PN結(jié)的伏安特性。歐姆型接觸：載流子可以容易地利用量子遂穿效應(yīng)相應(yīng)自由傳輸。 8. 簡述雙極型晶體管和MOS晶體管的工作原理。P19,21 第三章 1． 寫出晶體外延的意義，列出三種外延生長方法，并比較各自的優(yōu)缺點。 意義：用同質(zhì)材料形成具有不同摻雜種類及濃度而具有不同性能的晶體層。外延方法:液態(tài)生長，氣相外延生長，金屬有機物氣相外延生長 2．寫出掩膜在IC制造過程中的作用，比較整版掩膜和單片掩膜的區(qū)別，列舉三種掩膜的制造方法。P28,29 3．寫出光刻的作用，光刻有哪兩種曝光方式？ 作用：把掩膜上的圖形轉(zhuǎn)換成晶圓上的器件結(jié)構(gòu)。曝光方式有接觸與非接觸兩種。 4．X射線制版和直接電子束直寫技術(shù)替代光刻技術(shù)有什么優(yōu)缺點？ X 射線（X-ray）具有比可見光短得多的波長，可用來制作更高分辨率的掩膜版。電子束掃描法，，由于高速電子的波長很短，分辨率很高 5． 說出半導(dǎo)體工藝中摻雜的作用，舉出兩種摻雜方法，并比較其優(yōu)缺點。 熱擴散摻雜和離子注入法。與熱擴散相比，離子注入法的優(yōu)點如下：1.摻雜的過程可通過調(diào)整雜質(zhì)劑量與能量來精確控制雜質(zhì)分布。2.可進行小劑量的摻雜。3.可進行極小深度的摻雜。4.較低的工業(yè)溫度，故光刻膠可用作掩膜。5.可供摻雜的離子種類較多，離子注入法也可用于制作隔離島。缺點：價格昂貴，大劑量注入時，半導(dǎo)體晶格會遭到嚴重破壞且難以恢復(fù) 6．列出干法和濕法氧化法形成SiO2的化學(xué)反應(yīng)式。 干氧濕氧 第四章 1．Si工藝和GaAs工藝都有哪些晶體管結(jié)構(gòu)和電路形式？ 見表4.1 2．比較CMOS工藝和GaAs工藝的特點。 CMOS工藝技術(shù)成熟，功耗低。GaAs工藝技術(shù)不成熟，工作頻率高。 3. 什么是MOS工藝的特征尺寸？ 工藝可以實現(xiàn)的平面結(jié)構(gòu)的最小寬度，通常指最小柵長。 4. 為什么硅柵工藝取代鋁柵工藝成為CMOS工藝的主流技術(shù)？ 鋁柵工藝缺點是，制造源漏極與制造柵極需要兩次掩膜步驟（MASK STEP），不容易對齊。硅柵工藝的優(yōu)點是：自對準的，它無需重疊設(shè)計，減小了電容，提高了速度，增加了電路的穩(wěn)定性。 5. 為什么在柵長相同的情況下NMOS管速度要高于PMOS管？ 因為電子的遷移率大于空穴的遷移率 6．簡述CMOS工藝的基本工藝流程。P.52 7．常規(guī)N-Well CMOS工藝需要哪幾層掩膜？每層掩膜分別有什么作用？ P50表4.3 第五章 1． 說出MOSFET的基本結(jié)構(gòu)。 MOSFET由兩個PN結(jié)和一個MOS電容組成。 2． 寫出MOSFET的基本電流方程。 3． MOSFET的飽和電流取決于哪些參數(shù)？ 飽和電流取決于柵極寬度W，柵極長度L，柵-源之間壓降，閾值電壓，氧化層厚度，氧化層介電常數(shù) 4． 為什么說MOSFET是平方率器件？ 因為MOSFET的飽和電流具有平方特性 5． 什么是MOSFET的閾值電壓？它受哪些因素影響？ 閾值電壓就是將柵極下面的Si表面從P型Si變成N型Si所必要的電壓。影響它的因素有4個：材料的功函數(shù)之差，SiO2層中可以移動的正離子的影響，氧化層中固定電荷的影響，界面勢阱的影響 6． 什么是MOS器件的體效應(yīng)？ 由于襯底與源端未連接在一起，而引起的閾值電壓的變化叫做體效應(yīng)。 7． 說明L、W對MOSFET的速度、功耗、驅(qū)動能力的影響。 P70，71 8． MOSFET按比例收縮后對器件特性有什么影響? 不變，器件占用面積減少，提高電路集成度，減少功耗 9． MOSFET存在哪些二階效應(yīng)？分別是由什么原因引起的？ P.70-73 溝道長度調(diào)制效應(yīng)，體效應(yīng)，亞閾值效應(yīng) 10．說明MOSFET噪聲的來源、成因及減小的方法。 噪聲來源：熱噪聲和閃爍噪聲。熱噪聲是由溝道內(nèi)載流子的無規(guī)則熱運動造成的，可通過增加MOS管的柵寬和偏置電流減少熱噪聲。閃爍噪聲是由溝道處二氧化硅與硅界面上電子的充放電引起的，增加?xùn)砰L柵寬可降低閃爍噪聲。 第六章 1．芯片電容有幾種實現(xiàn)結(jié)構(gòu)？ ① 利用二極管和三極管的結(jié)電容； ② 叉指金屬結(jié)構(gòu)； ③ 金屬-絕緣體-金屬（MIM）結(jié)構(gòu)； ④ 多晶硅/金屬-絕緣體-多晶硅結(jié)構(gòu)。 2．采用半導(dǎo)體材料實現(xiàn)電阻要注意哪些問題？ 精度、溫度系數(shù)、寄生參數(shù)、尺寸、承受功耗以及匹配等方面問題 3．畫出電阻的高頻等效電路。 4．芯片電感有幾種實現(xiàn)結(jié)構(gòu)？ (1)集總電感 集總電感可以有下列兩種形式: ① 匝線圈; ② 圓形、方形或其他螺旋形多匝線圈; (2)傳輸線電感 5．微波集成電路設(shè)計中，場效應(yīng)晶體管的柵極常常通過一段傳輸線接偏置電壓。試解釋其作用。 阻抗匹配 6．微帶線傳播TEM波的條件是什么？ 7．在芯片上設(shè)計微帶線時，如何考慮信號完整性問題? 為了保證模型的精確度和信號的完整性，需要對互連線的版圖結(jié)構(gòu)加以約束和進行規(guī)整。為了減少信號或電源引起的損耗以及為了減少芯片面積，大多數(shù)連線應(yīng)該盡量短。應(yīng)注意微帶線的趨膚效應(yīng)和寄生參數(shù)。在長信號線上，分布電阻電容帶來延遲；而在微帶線長距離并行或不同層導(dǎo)線交叉時，要考慮相互串?dāng)_問題。 8．列出共面波導(dǎo)的特點。 CPW 的優(yōu)點是： ① 工藝簡單，費用低，因為所有接地線均在上表面而不需接觸孔。 ② 在相鄰的CPW 之間有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。 ③ 比金屬孔有更低的接地電感。 ④ 低的阻抗和速度色散。 CPW 的缺點是： ① 衰減相對高一些，在50 GHz 時，CPW 的衰減是0.5 dB/mm； ③ 由于厚的介質(zhì)層，導(dǎo)熱能力差，不利于大功率放大器的實現(xiàn)。 第七章 1. 集成電路電路級模擬的標(biāo)準工具是什么軟件, 能進行何種性能分析？ 集成電路電路級模擬的標(biāo)準工具是SPICE 可以進行： （1） 直流工作點分析 （2） 直流掃描分析 （3） 小信號傳輸函數(shù) （4） 交流特性分析 （5） 直流或小信號交流靈敏度分析 （6） 噪聲分析 （7） 瞬態(tài)特性分析 （8） 傅里葉分析 （9） 失真分析 （10） 零極點分析 2. 寫出MOS的SPICE元件輸入格式與模型輸入格式。 元件輸入格式： M<編號> <漏極結(jié)點> <柵極結(jié)點> <源極結(jié)點> <襯底結(jié)點> <模型名稱> <寬W> <長L> （<插指數(shù)M>） 例如：M1 out in 0 0 nmos W=1.2u L=1.2u M=2 模型輸入格式： .Model <模型名稱> <模型類型> <模型參數(shù)>…… 例如： .MODEL NMOS NMOS LEVEL=2 LD=0.15U TOX=200.0E-10 VTO=0.74 KP=8.0E-05 +NSUB=5.37E+15 GAMMA=0.54 PHI=0.6 U0=656 UEXP=0.157 UCRIT=31444 +DELTA=2.34 VMAX=55261 XJ=0.25U LAMBDA=0.037 NFS=1E+12 NEFF=1.001 +NSS=1E+11 TPG=1.0 RSH=70.00 PB=0.58 +CGDO=4.3E-10 CGSO=4.3E-10 CJ=0.0003 MJ=0.66 CJSW=8.0E-10 MJSW=0.24 其中，+為SPICE語法，表示續(xù)行。 3. 用SPICE程序仿真出MOS管的輸出特性曲線。 .title CH6-3 .include “models.sp” M1 2 1 0 0 nmos w=5u l=1.0u Vds 2 0 5 Vgs 1 0 1 .dc vds 0 5 0.2 vgs 1 5 1 .print dc v(2) i(vds) .end 4. 構(gòu)思一個基本電路如一個放大器,畫出電路圖,編寫SPICE輸入文件,執(zhí)行分析,觀察結(jié)果。 .title CH6-4 .include “models.sp” .global vdd M1 out in 0 0 nmos w=5u l=1.0u M2 out in vdd vdd pmos w=5u l=1.0u Vcc vdd 0 5 Vin in 0 sin(0 1 10G 1ps 0) .trans 0.01u 4u .print trans v(out) .end 第八章 1．說明版圖與電路圖的關(guān)系。 版圖（Layout）是集成電路設(shè)計者將設(shè)計、模擬和優(yōu)化后的電路轉(zhuǎn)化成為一系列的幾何圖形，它包含了集成電路尺寸、各層拓撲定義等器件相關(guān)的物理信息數(shù)據(jù)。版圖與電路圖是一一對應(yīng)的，包括元件對應(yīng)以及結(jié)點連線對應(yīng)。 2．說明版圖層、掩膜層與工序的關(guān)系。 集成電路制造廠家根據(jù)版圖中集成電路尺寸、各層拓撲定義等器件相關(guān)的物理信息數(shù)據(jù)來制造掩膜。根據(jù)復(fù)雜程度，不同工藝需要的一套掩膜可能有幾層到十幾層。一層掩膜對應(yīng)于一種工藝制造中的一道或數(shù)道工序。掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層尺寸直接相關(guān)。 3．說明設(shè)計規(guī)則與工藝制造的關(guān)系。 由于器件的物理特性和工藝限制，芯片上物理層的尺寸對版圖的設(shè)計有著特定的規(guī)則，這些規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特點和技術(shù)水平而制定的。因此不同的工藝，就有不同的設(shè)計規(guī)則。 4．設(shè)計規(guī)則主要包括哪幾種幾何關(guān)系？ 設(shè)計規(guī)則主要包括各層的最小寬度、層與層之間的最小間距以及最小交疊等。 5．給出版圖設(shè)計中的圖元（Instance）與電路中的元件（Element）概念的區(qū)別。 圖元可以是一些不具有電路功能的圖形組合，譬如以圖形組成的字母、圖標(biāo)（Logo）等。 6. 為提高電路性能在版圖設(shè)計中要注意哪些準則？ （1）匹配設(shè)計 （2）抗干擾設(shè)計 （3）寄生優(yōu)化設(shè)計 （4）可靠性設(shè)計 7．版圖設(shè)計中整體布局有哪些注意事項？ （1）布局圖應(yīng)盡可能與功能框圖或電路圖一致，然后根據(jù)模塊的面積大小進行調(diào)整。 （2）設(shè)計布局圖的一個重要的任務(wù)是安排焊盤。一個設(shè)計好的集成電路應(yīng)該有足夠的焊盤來進行信號的輸入/輸出和連接電源電壓及地線。 （3）集成電路必須是可測的。最后的測試都是將芯片上的輸入/輸出焊盤和測試探針或封裝線連接起來。 8．版圖設(shè)計中元件布局布線方面有哪些注意事項？ （1）金屬連線的寬度是版圖設(shè)計必須考慮的問題。 （2）應(yīng)確保電路中各處電位相同。芯片內(nèi)部的電源線和地線應(yīng)全部連通，對于襯底應(yīng)該保證良好的接地。 （3）對高頻信號，盡量減少寄生電容的干擾，對直流信號，盡量利用寄生電容來旁路掉直流信號中的交流成分從而穩(wěn)定直流。 （4）對于電路中較長的走線，要考慮到電阻效應(yīng)。為防止寄生大電阻對電路性能的影響，電路中盡量不走長線。 9. 簡述用cadence軟件進行全定制IC設(shè)計的流程。 Ⅰ原理圖 （1） 建庫； （2） 建底層單元； （3） 電路圖輸入； （4） 設(shè)置電路元件屬性； （5） Check & Save； （6） 生成symbol； （7） 原理圖仿真。 Ⅱ版圖 （1） 新建一個library/cell/view； （2） 進行 cell 的版圖編輯； （3） 版圖驗證； （4） 寄生提取與后仿真； （5） 導(dǎo)出GDSII 文件。 第九章 1．小信號放大器有哪些特點? 小信號放大器工作在小信號狀態(tài)，提供放大的信號電流和電壓，需要考慮電路的增益和帶寬等指標(biāo)。 2．限幅放大器屬于小信號放大器還是大信號放大器? 大信號放大器 3．運算放大器有哪些特點和性能指標(biāo)? 運算放大器是高增益的差動放大器，通常工作在閉環(huán)狀態(tài)。 其性能指標(biāo)有： （1） 增益 （2） 小信號帶寬 （3） 大信號帶寬 （4） 輸出擺幅 （5） 線形度 （6） 噪聲與失調(diào) （7） 電源抑制 4．說明環(huán)形振蕩器的工作原理，比較環(huán)形RC振蕩器和LC振蕩器的優(yōu)缺點。 環(huán)形振蕩器是由若干增益級首尾相連組成的,是一個總直流相位偏移180。的N個增益級級聯(lián)于反饋電路的環(huán)形振蕩器。 環(huán)形振蕩器不需要電感元件，可以節(jié)省大量的芯片面積，從而實現(xiàn)低代價的振蕩器，而且這種振蕩器可以實現(xiàn)很寬的調(diào)諧范圍。但環(huán)形振蕩器的噪聲性能差，功耗高。 LC振蕩器的可以有效改善噪聲性能，降低功耗；但由于使用電感元件，這使得芯片面積大大增加，芯片成本隨之增加。 5. 在圖9.57所示的負跨導(dǎo)振蕩器中，假設(shè)CP=0，只考慮M1和M2漏極結(jié)電容CDB，請解釋為什么VDD可被視為控制電壓，計算VCO的壓控增益。 解：因為CDB隨漏-襯底電壓變化而變化，若VDD變化，振蕩回路的諧振頻率也隨之變化。由于CDB兩端的平均電壓近似等于VDD，可以得到： 且 由，得 6. 某環(huán)形VCO為6級結(jié)構(gòu)，每級單元電路為圖9.58所示的MOS差分放大器，其中每只NMOS管的VTH=0.5V，k＝0.1mA/V2，CDS=7pF，VDD=5V。若控制電壓Vcon=3~4V，求輸出頻率范圍和壓控靈敏度K。 圖9.58 NMOS差分單元 解：，將VTH=0.5V，k＝0.1mA/V2，CDS=7pF，VDD=5V帶入公式， Vcon=3V時，f=2.14GHz；Vcon=4V時，f=0.714GHz。 K=（2.14-0.714）/(4-3)=1.42GHz/V。