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2020 4 2 模擬集成電路設計基礎 1 集成電路設計基礎 山東大學信息學院劉志軍 2020 4 2 模擬集成電路設計基礎 2 網(wǎng)絡下載的地址 PPT 集成電路設計基礎文件格式 PPT MicrosoftPowerpoint HTML版集成電路設計理論基礎集成電路基本工藝集成電路設計相關器件工藝集成電路版圖設計集成器件模型集成電路電路級模擬工具模擬與數(shù)字集成電路基本電路集成電路硬件描述語言集成電路器件封裝與測試集成電路設計工具第1章集成電路設計導論 202 194 14 235 dpdzxl PPT2 1 ppt5078K2006 4 8202 194 14 235上的更多結果 PPT 模擬集成電路設計基礎文件格式 PPT MicrosoftPowerpoint HTML版集成電路設計導論1 1集成電路的發(fā)展1 2集成電路的分類1 3集成電路設計步驟1 4集成電路設計方法 集成電路設計者的知識要求集成電路是當今人類智慧結晶的最好載體集成電路設計是一系列理論和技術的綜合 要實現(xiàn)這個 202 194 14 194 dpdzxl PPT2 2 ppt937K2006 4 8 2020 4 2 模擬集成電路設計基礎 3 上次第1章集成電路設計導論 1 1集成電路的發(fā)展1 2集成電路的分類1 3集成電路設計步驟1 4集成電路設計方法1 5電子設計自動化技術概論1 6九天系統(tǒng)綜述 2020 4 2 模擬集成電路設計基礎 4 第2章集成電路材料 結構與理論 2 1引言2 2集成電路材料2 3半導體基礎知識2 4PN結與結型二極管2 5雙極型晶體管2 6金屬半導體場效應晶體管MESFET2 7MOS晶體管的基本結構與工作原理 2020 4 2 模擬集成電路設計基礎 5 2 1引言集成電路設計者的知識要求 集成電路是當今人類智慧結晶的最好載體集成電路設計是一系列理論和技術的綜合 要實現(xiàn)這個集成 首先要對這些材料 理論 結構 技術與工藝進行全面而深入的理解 2020 4 2 模擬集成電路設計基礎 6 理論和技術的 集大成 者 集成電路具有強大無比的功能是由于重要的材料特性重大的理論發(fā)現(xiàn)奇特的結構構思巧妙的技術發(fā)明不倦的工藝實驗 2020 4 2 模擬集成電路設計基礎 7 2 2集成電路材料導體 半導體和絕緣體 電氣系統(tǒng)主要應用導體絕緣體集成電路制造應用導體半導體絕緣體 2020 4 2 模擬集成電路設計基礎 8 集成電路制造所應用到的材料分類 2020 4 2 模擬集成電路設計基礎 9 鋁 金 鎢 銅等金屬和鎳鉻等合金在集成電路工藝中的功能 1 構成低值電阻 2 構成電容元件的極板 3 構成電感元件的繞線 4 構成傳輸線 微帶線和共面波導 的導體結構 5 與輕摻雜半導體構成肖特基結接觸 6 與重摻雜半導體構成半導體器件的電極的歐姆接觸 7 構成元器件之間的互連 8 構成與外界焊接用的焊盤 2020 4 2 模擬集成電路設計基礎 10 絕緣體SiO2 SiON Si3N4等硅的氧化物和氮化物在集成電路工藝中的功能 1 構成電容的介質(zhì) 2 構成MOS 金屬 氧化物 半導體 器件的柵絕緣層 3 構成元件和互連線之間的橫向隔離 4 構成工藝層面之間的垂直向隔離 5 構成防止表面機械損傷和化學污染的鈍化層 2020 4 2 模擬集成電路設計基礎 11 制作集成電路的硅 鍺等都是晶體 膠等都是非晶 晶體中原子按一定的距離在空間有規(guī)律的排列 硅 鍺均是四價元素 原子的最外層軌道上具有四個價電子 價電子不局限于單個原子 可以轉(zhuǎn)移到相鄰的原子上去 這種價電子共有化運動就形成了晶體中的共價鍵結構 2 3半導體基礎知識半導體的晶體結構 2020 4 2 模擬集成電路設計基礎 12 本征半導體是一種完全純凈的 結構完整的半導體晶體 在熱力學溫度零度和沒有外界能量激發(fā)時 由于價電子受到共價鍵的束縛 晶體中不存在自由運動的電子 半導體是不導電的 當溫度升高或受到光照等外界因素的影響時 某些共價鍵中的價電子獲得了足夠的能量 躍遷到導帶 成為自由電子 同時 在共價鍵中留下相同數(shù)量的空穴 空穴是半導體中特有的一種粒子 帶正電 與電子的電荷量相同 半導體中存在兩種載流子 帶 q電荷的空穴和帶 q電荷的自由電子 本征半導體 2020 4 2 模擬集成電路設計基礎 13 在本征半導體中摻入微量的雜質(zhì)原子將會得到雜質(zhì)半導體雜質(zhì)半導體的導電性能相對于本征半導體發(fā)生顯著改變 由此制造出人們所期望的各種性能的半導體器件根據(jù)摻入雜質(zhì)性質(zhì)的不同 雜質(zhì)半導體可以分為P型半導體N型半導體 雜質(zhì)半導體 2020 4 2 模擬集成電路設計基礎 14 本征半導體硅中摻入少量的3價元素 如硼 鋁或銦等 就可以構成P型半導體 3價雜質(zhì)的原子很容易接受價電子 所以稱它為 受主雜質(zhì) 在P型半導體中 空穴為多數(shù)載流子 電子為少數(shù)載流子 P型半導體 2020 4 2 模擬集成電路設計基礎 15 本征半導體硅中摻入少量的5價元素 如磷 砷和銻等 就可以構成N型半導體 5價雜質(zhì)的原子很容易釋放出價電子 所以稱它為 施主雜質(zhì) 在N型半導體中 電子為多數(shù)載流子 空穴為少數(shù)載流子 N型半導體 2020 4 2 模擬集成電路設計基礎 16 半導體的特性 1 1 摻雜特性摻雜可明顯改變半導體的電導率 如室溫30 時 在純凈鍺中摻入億分之一的雜質(zhì) 電導率會增加幾百倍 摻雜可控制半導體的電導率 制造出各種不同的半導體器件 2 熱敏特性半導體受熱時 其導電能力發(fā)生顯著的變化 利用這種效應可制成熱敏器件 另一方面熱敏效應會使半導體的熱穩(wěn)定性下降 所以由半導體構成的電路中常采用溫度補償?shù)却胧?3 光敏特性光照也可改變半導體的電導率 通常稱之為半導體的光電效應 利用光電效應可以制成光敏電阻 光電晶體管 光電耦合器等 2020 4 2 模擬集成電路設計基礎 17 半導體的特性 2 4 利用金屬與摻雜的半導體材料接觸 可以形成肖特基二極管和MESFET 金屬 半導體場效應晶體管 與HEMT 高電子遷移率晶體管 等器件 5 對不同區(qū)域的半導體材料進行不同類型和濃度摻雜 可以形成PN結二極管 PIN型二極管 這里I表示本征半導體 和PNP NPN等各類結型晶體管 6 利用金屬 氧化物 半導體結構 可以形成PMOS NMOS和CMOS場效應晶體管 2020 4 2 模擬集成電路設計基礎 18 2 4PN結與結型二極管PN結的形成 在完整的晶體上 利用摻雜方法使晶體內(nèi)部形成相鄰的P型半導體區(qū)和N型半導體區(qū) 在這兩個區(qū)的交界面處就形成了下圖所示的PN結 2020 4 2 模擬集成電路設計基礎 19 平衡狀態(tài)下的PN結 P區(qū)中的空穴向N區(qū)擴散 在P區(qū)中留下帶負電荷的受主雜質(zhì)離子 而N區(qū)中的電子向P區(qū)擴散 在N區(qū)中留下帶正電荷的施主雜質(zhì)離子 由P區(qū)擴散到N區(qū)的空穴與N區(qū)的自由電子復合 同樣 由N區(qū)擴散到P區(qū)的自由電子與P區(qū)內(nèi)的空穴復合 于是在緊靠接觸面兩邊形成了數(shù)值相等 符號相反的一層很薄的空間電荷區(qū) 稱為耗盡層 這就是PN結 2020 4 2 模擬集成電路設計基礎 20 漂移運動和擴散運動 1 在耗盡區(qū)中正負離子形成了一個內(nèi)建電場 方向從帶正電的N區(qū)指向帶負電的P區(qū) 這個電場阻止擴散運動繼續(xù)進行 另方面將產(chǎn)生漂移運動 即進入空間電荷區(qū)的空穴在內(nèi)建電場 作用下向P區(qū)漂移 自由電子向N區(qū)漂移 2020 4 2 模擬集成電路設計基礎 21 漂移運動和擴散運動 2 漂移運動和擴散運動方向相反 在開始擴散時 內(nèi)建電場較小 阻止擴散的作用較小 擴散運動大于漂移運動 隨著擴散運動的繼續(xù)進行 內(nèi)建電場不斷增加 漂移運動不斷增強 擴散運動不斷減弱 最后擴散運動和漂移運動達到動態(tài)平衡 空間電荷區(qū)的寬度相對穩(wěn)定下來 不再擴大 一般只有零點幾微米至幾微米 動態(tài)平衡時 擴散電流和漂移電流大小相等 方向相反 流過PN結的總電流為零 2020 4 2 模擬集成電路設計基礎 22 PN結型二極管的伏安特性 2020 4 2 模擬集成電路設計基礎 23 結型半導體二極管方程 ID二極管的電流IS二極管的反向飽和電流 Q電子電荷 VD二極管外加電壓 方向定義為P電極為正 N電極為負 K波爾茲曼常數(shù) T絕對溫度 2020 4 2 模擬集成電路設計基礎 24 PN結與二極管 雙極型 MOS三極管的關系 PN結是半導體器件的基本結構PN結存在于幾乎所有種類的二極管 雙極型三極管和MOS器件之中 2020 4 2 模擬集成電路設計基礎 25 肖特基結二極管 金屬與摻雜半導體接觸形成的肖特基結二極管金屬與半導體在交界處形成阻擋層 處于平衡態(tài)的阻擋層對外電路呈中性肖特基結阻擋層具有類似PN結的伏 安特性 基于GaAs 砷化鎵 和InP 磷化銦 的MESFET和HEMT器件中 其金屬柵極與溝道材料之間形成的結就屬于肖特基結 2020 4 2 模擬集成電路設計基礎 26 歐姆型接觸 半導體元器件引出電極與半導體材料的接觸也是一種金屬 半導體結我們希望這些結具有雙向低歐姆電阻值的導電特性 也就是說 這些結應當是歐姆型接觸歐姆接觸通過對接觸區(qū)半導體的重摻雜來實現(xiàn) 理論根據(jù)是 通過對半導體材料重摻雜 使集中于半導體一側的結 金屬中有更大量的自由電子 變得如此之薄 以至于載流子可以容易地利用量子隧穿效應相對自由地傳輸 2020 4 2 模擬集成電路設計基礎 27 2 5雙極型晶體管雙極型晶體管的基本結構 在半導體的晶體中形成兩個靠得很近的PN結可構成雙極型晶體管 這兩個PN結將半導體分成三個區(qū)域 它們的排列順序可以是N P N或者P N P 前者我們稱之為NPN晶體管 后者稱之為PNP晶體管 三個區(qū)域分別稱為發(fā)射區(qū) 基區(qū)和集電區(qū) 對應引出的電極分別稱為發(fā)射極E 基極B和集電極C E B之間的PN結稱為發(fā)射結 C B之間的PN結稱為集電結 2020 4 2 模擬集成電路設計基礎 28 雙極型晶體管的使用特點 一般在制作時 發(fā)射區(qū)的摻雜濃度遠遠高于基區(qū)和集電區(qū) 基區(qū)做的很薄 以微米甚至納米計 集電結的面積大于發(fā)射結的面積 因此 在使用時E C兩個電極是不能交換的 2020 4 2 模擬集成電路設計基礎 29 雙極型晶體管原理圖及符號 2020 4 2 模擬集成電路設計基礎 30 雙極型晶體管的四種運用狀態(tài) 2020 4 2 模擬集成電路設計基礎 31 放大工作狀態(tài)下雙極型晶體管的電流分配 高摻雜發(fā)射區(qū)的大量電子注入到基區(qū) 形成電子電流IE注入到基區(qū)的電子 成為基區(qū)的非平衡少子 繼續(xù)向集電結方向擴散在擴散的過程中 有少部分的電子與基區(qū)中的多子空穴復合 形成基極復合電流IB大部分電子到達集電結邊界 并在集電結電場吸引作用下 漂移到集電區(qū)形成集電極電子電流IC電流放大倍數(shù) F IC IB 2020 4 2 模擬集成電路設計基礎 32 2 6金屬半導體場效應晶體管MESFET 在半絕緣GaAs襯底上的N型GaAs薄層為有源層有源層上面兩側的金屬層有源層形成源極和漏極的歐姆接觸溝道中間區(qū)域上的金屬層與有源層形成柵極的肖特基接觸 2020 4 2 模擬集成電路設計基礎 33 增強型和耗盡型MESFET 由于肖特基勢壘的耗盡區(qū)延伸進入有源層 使得溝道的厚度變薄 根據(jù)零偏壓情況下溝道夾斷的狀況 可形成兩種類型的MESFET 增強型和耗盡型 對于增強型MESFET 由于內(nèi)在電勢形成的耗盡區(qū)延伸到有源區(qū)的下邊界 溝道在零偏壓情況下是斷開的 而耗盡型MESFET的耗盡區(qū)只延伸到有源區(qū)的某一深度 溝道為在零偏壓情況下是開啟的 2020 4 2 模擬集成電路設計基礎 34 2 7MOS晶體管的基本結構 MOS 金屬 氧化物 半導體 場效應晶體管 簡稱為MOS管 其核心結構是由導體 絕緣體與構成管子襯底的摻雜半導體這三層材料疊在一起形成的三明治結構這一結構的基本作用是 在半導體的表面感應出與原摻雜類型相反的載流子 形成一條導電溝道 根據(jù)形成導電溝道的載流子的類型 MOS管被分為NMOS和PMOS 2020 4 2 模擬集成電路設計基礎 35 NMOS晶體管基本結構與電路符號 2020 4 2 模擬集成電路設計基礎 36 PMOS晶體管基本結構與電路符號 2020 4 2 模擬集成電路設計基礎 37 CMOS工藝 所謂的CMOS則表示這樣一種工藝和電路 其中NMOS和PMOS兩種類型的MOS管制作在同一芯片上形成的電路結構 2020 4 2 模擬集成電路設計基礎 38 如果沒有任何外加偏置電壓 這時 從漏到源是兩個背對背的二極管 它們之間所能流過的電流就是二極管的反向漏電流 在柵電極下沒有導電溝道形成 如果把源漏和襯底接地 在柵上加一足夠高的正電壓 從靜電學的觀點看 這一正的柵電壓將要排斥柵下的P型襯底中的可動的空穴電荷而吸引電子 電子在表面聚集到一定濃度時 柵下的P型層將變成N型層 即呈現(xiàn)反型層 N反型層與源漏兩端的N型擴散層連通 就形成以電子為載流子的導電溝道 如果漏源之間有電位差 將有電流流過 外加在柵電極上的正電壓越高 溝道區(qū)的電子濃度也越高 導電情況也越好 引起溝道區(qū)產(chǎn)生強表面反型的最小柵電壓 稱為閾值電壓VT NMOS晶體管的基本工作原理 2020 4 2 模擬集成電路設計基礎 39 增強型和耗盡型MOS器件 根據(jù)閾值電壓不同 常把MOS器件分成增強型和耗盡型兩種器件 對于N溝MOS器件而言 將閾值電壓VT 0的器件稱為增強型器件 閾值電壓VT 0的器件 稱為耗盡型器件 PMOS器件和NMOS器件在結構上是一樣的 只是源漏襯底的材料類型和NMOS相反 工作電壓的極性也正好相反 在CMOS電路里 全部采用增強型的NMOS和PMOS 2020 4 2 模擬集成電路設計基礎 40 影響漏極電流Ids大小的因素 1 源 漏之間的距離 2 溝道寬度 3 開啟電壓VT 4 柵絕緣氧化層的厚度 5 柵絕緣層的介電常數(shù) 6 載流子 電子或空穴 的遷移率 2020 4 2 模擬集成電路設計基礎 41 MOS管的正常導電的三個區(qū)域 1 夾斷 區(qū) 這時的電流是源 漏間的泄漏電流 2 線性 區(qū) 弱反型區(qū) 這時漏極電流隨柵壓線性增加 3 飽和 區(qū) 溝道強反型 漏極電流與漏極電壓無關 2020 4 2 模擬集成電路設計基礎 42 截止區(qū) Ids 0 Vgs VT 0線性區(qū) Ids 飽和區(qū) Ids 0 Vgs VT Vds MOS晶體管性能分析 2020 4 2 模擬集成電路設計基礎 43 MOS器件電壓 電流特性 2020 4 2 模擬集成電路設計基礎 44 下次預習 第3章集成電路工藝簡介 2020 4 2 模擬集成電路設計基礎 45 本節(jié)結束 1 42 謝謝 2020 4 2 模擬集成電路設計基礎 46